latch

Il latch è il più semplice circuito realizzato con porte logiche che memorizza un bit.

Latch SR con porte NOR

Lo schema con due porte NOT reazionate non consente facilmente di inserire ingressi. 

Il latch si può realizzare con due porte (NOR o NAND) che nello stato di memoria si comportato da NOT autorinfrescandosi il bit e che presentano anche la possibilità di inserire ingressi per la scrittura.

Con Qn si intende il valore dell'uscita immediatamente prima dell'applicazione degli ingressi e con Qn+1 il valore dell'uscita conseguente. 

• S=1 e R=0, stato di Set. Indipendentemente dallo stato precedente Q=1 e ~ Q=0 ( con ~  si intende negazione)

• S=0 e R=1, stato di Reset. Indipendentemente dallo stato precedente Q=0 e ~ Q=1

• S=0 e R=0, stato di memoria.  E' più difficile da analizzare perchè gli ingressi R e S non forzano le due uscite e bisogna considerare lo stato precedente. Studiando entrambi i casi con Qn=0 e Qn=1 si perviene al risultato che l'uscita non cambia e si parla di stato di memoria.

• S=R=1 non si utilizza perchè entrambe le uscite sono forzate a 0, contro il cardine fondamentale del circuito. Ad es. passando allo stato di memoria diventa fondamentale il primo segnale che commuta, condizione difficilmente prevedibile.

Per lo schema a porte NOR bisogna ricordare che l'uscita della porta dove agisce S è ~ Q.

Latch SR a porte NAND

E' un circuito con due ingressi, S, R e due uscite complementari:

• se entrambi, S e R, non sono attivi (0, 0) il latch si trova nello stato di memoria in cui le uscite non cambiano, lo stato precedente l'applicazione degli ingressi viene mantenuto.

• R sta per reset, se attivo ( 1 ) porta  l'uscita allo stato basso.

• S sta per set, se attivo ( 1 ) porta  l'uscita allo stato alto.

• se entrambi, S e R, sono attivi le due uscite non sono più complementari ( entrambe H) contro lo schema reazionato  di principio che assicura la memorizzazione del segnale; se si pone il circuito in tale condizione e dopo si passa nello stato di memoria, non ha senso e non è possibile stabilire con certezza lo stato delle uscite che ritornano complementari (dipende da segnale che si azzera per primo...); per questo si parla anche di stato di indeterminazione.

Per ricavare la tabella, ad ogni configurazione degli ingressi corrispondono due casi, uno per  Qn=0 e l'altro per  Qn=1; bisogna continuare a riportare le uscite in ingresso finchè non ci sono transizioni e i segnali sono stabili.

ES 1. Relativamente al datasheet del Latch SR HEF4043B, Quad R/S latch with 3-state outputs, discutere:

• Fig 1. Functional diagram

• Fig 2. Logic diagram for one latch

• 7. Functional description

• perchè dotare un latch di uscite 3-state?

ES. 2. Circuito antirimbalzo. 

I comandi elettromeccanici, tasti e pulsanti, quando cambiano stato rimbalzano più volte, velocemente, fino a stabilizzarsi. L'elettronica può essere sensibile  a questi rimbalzi, come nel caso dei  contatori che studieremo più avanti. Il problema si può risolvere con il sw, con un semplice ritardo dopo il primo fronte ( in genere qualche centinaio di us),  ma se il sistema non è programmabile bisogna rimediare circuitalmente con un latch.

ES. 3 Latch SR a porte NOR

E' possibile realizzare il latch SR con la stessa tabella di verità, usando soltanto due porte NOR.

Cercare in rete lo schema e ricavare la tabella.

Latch tipo D con enable.

ES. 4 Relativamente al datasheet

http://www.nxp.com/documents/data_sheet/74AHC_AHCT373.pdf

Studiare:

• General description

• Functional diagram

• Logic symbol

• Logic diagram

• Logic diagram (one latch) di Fig 5

DIAGRAMMI TEMPORALI

ES. 5 Completare i seguenti diagrammi in cui E è attivo allo stato alto

Il circuito di figura comporta un funzionamento diverso se si considera o no il ritardo di propagazione della porta NOT.

Non considerando i ritardi di propagazione l'uscita S dovrebbe rimanere sempre bassa.

A causa del tempo di propagazione della porta NOT dopo il fronte di salita di A  entrambi gli ingressi della porta AND sono alti per un breve intervallo di tempo; in uscita della porta AND si ha un impulso, non prevedibile senza considerare i ritardi, chiamato alea o glitch.

Si definisce alea un segnale logico indesiderato e difficilmente prevedibile dovuto ai tempi di commutazione delle porte.

Se il segnale S si applica ad un circuito combinatorio, a regime non ci sono conseguenze;

invece se S si applica ad un latch le conseguenze possono essere importanti in quanto la logica sequenziale può catturare l'impulso e memorizzarlo.

Si dice che il latch è trasparente nel senso che ogni evento in ingresso, voluto o non voluto,  influenza l'uscita.

Anche il latch D è trasparente.

ES. 10 Considerare una porta qualunque con due ingressi. Per ognuna delle 4 possibili combinazioni degli ingressi verificare cosa succede se la variazione è contemporanea o no. Se il circuito successivo è un latch ci sono conseguenze?