Descodificador HEX - 7 SEG amb VHDL i targeta UP1 d'Altera

Download Descodificador HEX - 7 SEG amb VHDL i targeta UP1 d'Altera .PDF

9217953 Downloads

4.58 MB .pdf

4 Taula de veritat del descodificador i dígit de 7 segments de la targeta actiu a nivell baix Procés de disseny del projecte Fitxer vhd i projecte Simulació Assignació de dispositiu i dels pins Programació del FPGA amb el fitxer sof Entorn MAX-PLUS II Fig. 2 Especificacions Com que volem dissenyar el prototip amb la targeta UP1 d’Altera representada a la Fig. Taula de contingut: 1 Introducció i Especificacions3 1. 5 Fases del disseny d’un sistema digital a partir del fitxer HDLs 2. 1 Bloc seqüencial descodificador de codi hexadecimal a dígit de 7 segments 1. Electrònica Digital Projecte d’aplicació DESCODIFICADOR HEXADECIMAL A 7 SEGMENTS AMB VHDL I TARGETA DE PROTOTIPS UP1 D’ALTERA Autor: Francesc J. Per a programar aquest xip amb el contingut del descodificador de hexadecimal a 7 segments, es pot utilitzar directament el programari OrCAD perquè té captura d’esquemes, simulació, i programació de SPLD integrada en el seu propi entorn Express, i no és necessari usar un programa com el MAX-PLUS II d’Altera. scf es pot procedit tot seguit a la simulació del bloc per unes quantes combinacions d’entrada o bé per totes, tal com mostra la Fig. 5 Simulació digital del funcionament 6 Assignació d’un dispositiu i assignació de pins als senyals d’entrada i sortida 7 Esquema elèctric del bloc dissenyat 7 Programació del FPGA . 1 Introducció i diagrama de blocs Es desitja realitzar el bloc combinacional representat a la Fig. , “Rapid prototyping of digital systems, a tutorial approach”, Kluwer Academic Publishers, 2001 [4] epsc. 2, els recursos són els propis d’aquesta targeta: • • • • • Alimentació a 9 V Visualitzador de 7 segments Microinteruptors per a col·locar el codi d’entrada Cable de programació ByteBlaster MV Programa MAX-PLUX II Visualitzador FPGA a programar Interruptors Fig. jed que serveix per a programar el GAL22V10 amb un instrument programador universal com el de la Fig. 3 Conclusions, Bibliografia i Presentació 3 9 Conclusions i bibliografia 3. D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A a_L b_L c_L d_L e_L f_L g_L Símbol 0 0 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 1 0 0 0 1 0 0 1 0 2 1 0 0 0 0 1 1 0 3 0 1 0 0 1 1 0 0 4 1 0 1 0 0 1 0 0 5 0 0 1 0 0 0 0 0 6 1 0 0 0 1 1 1 1 7 0 0 0 0 0 0 0 0 8 1 0 0 0 1 1 0 0 9 0 0 0 0 1 0 0 0 A 1 1 1 0 0 0 0 0 b 0 0 1 1 0 0 0 1 C 1 1 0 0 0 0 1 0 d 0 0 1 1 0 0 0 0 E 1 0 1 1 1 0 0 0 F Punt decimal Fig. 2 Bloc seqüencial descodificador de codi hexadecimal a dígit de 7 segments Descodificador hexadecimal a 7 segments en VHDL 4 Aquesta Fig. 7 Disseny alternatiu en SPLD GAL22V10 8 3 Conclusions i bibliografia . Concretament s’ha realitzat un bloc combinacional descodificador hexadecimal a 7 segments a partir d’un projecte consistent solament en un fitxer VHDL. S’utilitzarà l’entorn MAX-PLUS II per a realitzar el sistema digital a través d’una especificació en llenguatge VHDL. 4 7 Assignació d’un dispositiu i assignació de pins als senyals d’entrada i sortida Fig