Embedded Files
https://github.com/yamaha-webmusic/ymf825board/blob/master/manual/fbd_spec1.md
Caution
本書はSD-1仕様書に基づいて作成していますが、YMF825Boardに必要な情報のみ記載しています。
そのため、SD-1の完全仕様ではありませんので、あらかじめご了承ください。
また、本書に掲載されている内容に基づくSD-1の使用については、動作を保証いたしかねますので、あらかじめご了承ください。
Features
16-voice polyphonic FM synthesizer
29 on-chip operator-waveforms and 8 algorithms offers a whole variety of sound
Synchronous serial data link for host controller interface
Integrated loudspeaker driver (Also supports external amplifier connection)
Integrated 3-band equalizer
Integrated 16-bit monaural DAC
[Interface Register]
System Setting
I_ADR Name W/R D7 D6 D5 D4 D3 D2 D1 D0 Reset Value
#0 (00) Clock Enable W/R "0" "0" "0" "0" "0" "0" "0" CLKE 00H
#1 (01) Reset W/R ALRST "0" "0" "0" "0" "0" "0" "0" 80H
#2 (02) Analog Power W/R "0" "0" "0" "0" AP3 AP2 AP1 AP0 0FH
#3 (03) Speaker Amp Gain W/R "0" "0" "0" "0" "0" "0" GAIN1 GAIN0 01H
#4 (04) Hardware ID R "0" "0" "0" "0" "0" "0" "0" "1" 01H
#5 (05) Interrupt W/R R "0" "0" "0" EMP_DW "0" FIFO "0" SQ_STP 00H
#6 (06) W/R "0" EIRQ "0" EEMP_DW "0" EFIFO "0" ESQ_STP 00H
#7 (07) Contents Write W DT7 DT6 DT5 DT4 DT3 DT2 DT1 DT0 00H
#8 (08) Sequencer Setting W/R AllKOff AllMute AllEGRstR_FIFOR REP_SQ R_SEQ R_FIFO START 00H
#9 (09) W/R SEQ_Vol4 3 2 1 0 DIR_SV "0" SIZE8 00H
#10 (0A) W/R SIZE7 SIZE6 SIZE5 SIZE4 SIZE3 SIZE2 SIZE1 SIZE0 00H
#11 (0B) Synthesizer Setting W/R "0" "0" "0" "0" CRGD_VNO3 2 1 0 00H
#12 (0C) W "0" VoVol4 VoVol3 VoVol2 VoVol1 VoVol0 "0" "0" 60H
#13 (0D) W "0" "0" FNUM9 FNUM8 FNUM7 BLOCK2 BLOCK1 BLOCK0 00H
#14 (0E) W "0" FNUM6 FNUM5 FNUM4 FNUM3 FNUM2 FNUM1 FNUM0 00H
#15 (0F) W "0" KeyOn Mute EG_RST ToneNum3 2 1 0 00H
#16 (10) W "0" ChVol4 ChVol3 ChVol2 ChVol1 ChVol0 "0" DIR_CV 60H
#17 (11) W "0" "0" "0" "0" "0" XVB2 XVB1 XVB0 00H
#18 (12) W "0" "0" "0" INT1 INT0 FRAC8 FRAC7 FRAC6 08H
#19 (13) W "0" FRAC5 FRAC4 FRAC3 FRAC2 FRAC1 FRAC0 "0" 00H
#20 (14) W "0" "0" "0" "0" "0" "0" "0" DIR_MT 00H
#21 (15) Control Register W/R RDADR_CRG7 6 5 4 3 2 1 0 00H
#22 (16) R "0" RDDATA_CRG6 _5 4 3 2 1 0 -
#23 (17) Sequencer Setting W/R "0" MS_S13 MS_S12 MS_S11 MS_S10 MS_S9 MS_S8 MS_S7 00H
#24 (18) W/R "0" MS_S6 MS_S5 MS_S4 MS_S3 MS_S2 MS_S1 MS_S0 00H
#25 (19) Master Volume W/R MASTER_VOL5 4 3 2 _ 1 _ 0 "0" "0" 00H
#26 (1A) Soft Reset W/R SFTRST7 6 5 4 3 2 1 0 00H
#27 (1B) Sequencer Setting W/R "0" DADJT MUTE_ITIME1 0 CHVOL_ITIME1 0 MVOL_ITIME1 0 00H
#28 (1C) LFO Reset W/R "0" "0" "0" "0" "0" "0" "0" LFO_RST 00H
#29 (1D) Power Selection W/R "0" "0" "0" "0" "0" "0" "0" DRV_SEL 00H
#30 (1E) Reserved
#31 (1F) Reserved
EQ Coeffcient Setting
I_ADR Name W/R D7-D0 Reset Value
#32 (20) EQ BAND0 coefficient Write Port W W_CEQ0[7:0] 00H
#33 (21) EQ BAND1 coefficient Write Port W W_CEQ1[7:0] 00H
#34 (22) EQ BAND2 coefficient Write Port W W_CEQ2[7:0] 00H
#35 (23) Equalizer Coefficient Read Ports R CEQ00[23:16] 10H
#36 (24) R CEQ00[15:8] 00H
#37 (25) R CEQ00[7:0] 00H
#38 (26) R CEQ01[23:16] 00H
#39 (27) R CEQ01[15:8] 00H
#40 (28) R CEQ01[7:0] 00H
#41 (29) R CEQ02[23:16] 00H
#42 (2A) R CEQ02[15:8] 00H
#43 (2B) R CEQ02[7:0] 00H
#44 (2C) R CEQ03[23:16] 00H
#45 (2D) R CEQ03[15:8] 00H
#46 (2E) R CEQ03[7:0] 00H
#47 (2F) R CEQ04[23:16] 00H
#48 (30) R CEQ04[15:8] 00H
#49 (31) R CEQ04[7:0] 00H
#50 (32) R CEQ10[23:16] 10H
#51 (33) R CEQ10[15:8] 00H
#52 (34) R CEQ10[7:0] 00H
#53 (35) R CEQ11[23:16] 00H
#54 (36) R CEQ11[15:8] 00H
#55 (37) R CEQ11[7:0] 00H
#56 (38) R CEQ12[23:16] 00H
#57 (39) R CEQ12[15:8] 00H
#58 (3A) R CEQ12[7:0] 00H
#59 (3B) R CEQ13[23:16] 00H
#60 (3C) R CEQ13[15:8] 00H
#61 (3D) R CEQ13[7:0] 00H
#62 (3E) R CEQ14[23:16] 00H
#63 (3F) R CEQ14[15:8] 00H
#64 (40) R CEQ14[7:0] 00H
#65 (41) R CEQ20[23:16] 10H
#66 (42) R CEQ20[15:8] 00H
#67 (43) R CEQ20[7:0] 00H
#68 (44) R CEQ21[23:16] 00H
#69 (45) R CEQ21[15:8] 00H
#70 (46) R CEQ21[7:0] 00H
#71 (47) R CEQ22[23:16] 00H
#72 (48) R CEQ22[15:8] 00H
#73 (49) R CEQ22[7:0] 00H
#74 (4A) R CEQ23[23:16] 00H
#75 (4B) R CEQ23[15:8] 00H
#76 (4C) R CEQ23[7:0] 00H
#77 (4D) R CEQ24[23:16] 00H
#78 (4E) R CEQ24[15:8] 00H
#79 (4F) R CEQ24[7:0] 00H
Software Communication Check
I_ADR Name W/R D7 D6 D5 D4 D3 D2 D1 D0 Reset Value
#80 (50) Software test W/R COMM7 COMM6 COMM5 COMM4 COMM3 COMM2 COMM1 COMM0 00H
Tone Parameter Memory Map
T_ADR Name D7 D6 D5 D4 D3 D2 D1 D0
#0+30x[tn] Entire "0" "0" "0" "0" "0" "0" BO1 BO0
#1+30x[tn] LFO1 LFO0 "0" "0" "0" ALG2 ALG1 ALG0
#2+30x[tn] Ope1 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#3+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#4+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#5+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#6+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#7+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#8+30x[tn] WS4 WS3 WS2 WS1 WS0 FB2 FB1 FB0
#9+30x[tn] Ope2 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#10+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#11+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#12+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#13+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#14+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#15+30x[tn] WS4 WS3 WS2 WS1 WS0 "0" "0" "0"
#16+30x[tn] Ope3 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#17+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#18+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#19+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#20+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#21+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#22+30x[tn] WS4 WS3 WS2 WS1 WS0 FB2 FB1 FB0
#23+30x[tn] Ope4 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#24+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#25+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#26+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#27+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#28+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#29+30x[tn] WS4 WS3 WS2 WS1 WS0 "0" "0" "0"
System Setting
I_ADR#0-2, 4, 29 can be accessed even when the ALRST is "1". As might be expected,
other registers can be accessed only when the ALRST is "0".
ALRSTが "1"の場合でもI_ADR＃0-2、4、29にアクセスできます。
予想通り、ALRSTが "0"の場合にのみ他のレジスタにアクセスできます。
// #2 Analog Block Power-down control
// #3 Speaker Amplifier Gain Setting
// #7 Contents Data Write Port
// #21 Control Register Read Port
// #23 Sequencer Time unit Setting
// #27 Sequencer Delay, Recovery Function Setting, Volume Interpolation Setting
// #29 Power Rail Selection
I_ADR Name W/R D7 D6 D5 D4 D3 D2 D1 D0 Reset Value
#0 (00) Clock Enable W/R "0" "0" "0" "0" "0" "0" "0" CLKE 00H
#1 (01) Reset W/R ALRST "0" "0" "0" "0" "0" "0" "0" 80H
#2 (02) Analog Power W/R "0" "0" "0" "0" AP3 AP2 AP1 AP0 0FH
#3 (03) Speaker Amp Gain W/R "0" "0" "0" "0" "0" "0" GAIN1 GAIN0 01H
#4 (04) Hardware ID R "0" "0" "0" "0" "0" "0" "0" "1" 01H
#5 (05) Interrupt W/R R "0" "0" "0" EMP_DW "0" FIFO "0" SQ_STP 00H
#6 (06) W/R "0" EIRQ "0" EEMP_DW "0" EFIFO "0" ESQ_STP 00H
#7 (07) Contents Write W DT7 DT6 DT5 DT4 DT3 DT2 DT1 DT0 00H
#8 (08) Sequencer Setting W/R AllKOff AllMute AllEGRstR_FIFOR REP_SQ R_SEQ R_FIFO START 00H
#9 (09) W/R SEQ_Vol4 3 2 1 0 DIR_SV "0" SIZE8 00H
#10 (0A) W/R SIZE7 SIZE6 SIZE5 SIZE4 SIZE3 SIZE2 SIZE1 SIZE0 00H
#11 (0B) Synthesizer Setting W/R "0" "0" "0" "0" CRGD_VNO3 2 1 0 00H
#12 (0C) W "0" VoVol4 VoVol3 VoVol2 VoVol1 VoVol0 "0" "0" 60H
#13 (0D) W "0" "0" FNUM9 FNUM8 FNUM7 BLOCK2 BLOCK1 BLOCK0 00H
#14 (0E) W "0" FNUM6 FNUM5 FNUM4 FNUM3 FNUM2 FNUM1 FNUM0 00H
#15 (0F) W "0" KeyOn Mute EG_RST ToneNum3 2 1 0 00H
#16 (10) W "0" ChVol4 ChVol3 ChVol2 ChVol1 ChVol0 "0" DIR_CV 60H
#17 (11) W "0" "0" "0" "0" "0" XVB2 XVB1 XVB0 00H
#18 (12) W "0" "0" "0" INT1 INT0 FRAC8 FRAC7 FRAC6 08H
#19 (13) W "0" FRAC5 FRAC4 FRAC3 FRAC2 FRAC1 FRAC0 "0" 00H
#20 (14) W "0" "0" "0" "0" "0" "0" "0" DIR_MT 00H
#21 (15) Control Register W/R RDADR_CRG7 6 5 4 3 2 1 0 00H
#22 (16) R "0" RDDATA_CRG6 _5 4 3 2 1 0 -
#23 (17) Sequencer Setting W/R "0" MS_S13 MS_S12 MS_S11 MS_S10 MS_S9 MS_S8 MS_S7 00H
#24 (18) W/R "0" MS_S6 MS_S5 MS_S4 MS_S3 MS_S2 MS_S1 MS_S0 00H
#25 (19) Master Volume W/R MASTER_VOL5 4 3 2 _ 1 _ 0 "0" "0" 00H
#26 (1A) Soft Reset W/R SFTRST7 6 5 4 3 2 1 0 00H
#27 (1B) Sequencer Setting W/R "0" DADJT MUTE_ITIME1 0 CHVOL_ITIME1 0 MVOL_ITIME1 0 00H
#28 (1C) LFO Reset W/R "0" "0" "0" "0" "0" "0" "0" LFO_RST 00H
#29 (1D) Power Selection W/R "0" "0" "0" "0" "0" "0" "0" DRV_SEL 00H
#30 (1E) Reserved
#31 (1F) Reserved
Note
Before you write I_ADR#12-19 of Synthesizer Setting, you first have to write channel number to CRGD_VNO[3:0] (I_ADR#11).
シンセサイザ設定のI_ADR＃12-19を書き込む前に、まずチャネル番号をCRGD_VNO [3：0]（I_ADR＃11）に書き込む必要があります。
EQ Coeffcient Setting
I_ADR Name W/R D7-D0 Reset Value
#32 (20) EQ BAND0 coefficient Write Port W W_CEQ0[7:0] 00H
#33 (21) EQ BAND1 coefficient Write Port W W_CEQ1[7:0] 00H
#34 (22) EQ BAND2 coefficient Write Port W W_CEQ2[7:0] 00H
#35 (23) Equalizer Coefficient Read Ports R CEQ00[23:16] 10H
#36 (24) R CEQ00[15:8] 00H
#37 (25) R CEQ00[7:0] 00H
#38 (26) R CEQ01[23:16] 00H
#39 (27) R CEQ01[15:8] 00H
#40 (28) R CEQ01[7:0] 00H
#41 (29) R CEQ02[23:16] 00H
#42 (2A) R CEQ02[15:8] 00H
#43 (2B) R CEQ02[7:0] 00H
#44 (2C) R CEQ03[23:16] 00H
#45 (2D) R CEQ03[15:8] 00H
#46 (2E) R CEQ03[7:0] 00H
#47 (2F) R CEQ04[23:16] 00H
#48 (30) R CEQ04[15:8] 00H
#49 (31) R CEQ04[7:0] 00H
#50 (32) R CEQ10[23:16] 10H
#51 (33) R CEQ10[15:8] 00H
#52 (34) R CEQ10[7:0] 00H
#53 (35) R CEQ11[23:16] 00H
#54 (36) R CEQ11[15:8] 00H
#55 (37) R CEQ11[7:0] 00H
#56 (38) R CEQ12[23:16] 00H
#57 (39) R CEQ12[15:8] 00H
#58 (3A) R CEQ12[7:0] 00H
#59 (3B) R CEQ13[23:16] 00H
#60 (3C) R CEQ13[15:8] 00H
#61 (3D) R CEQ13[7:0] 00H
#62 (3E) R CEQ14[23:16] 00H
#63 (3F) R CEQ14[15:8] 00H
#64 (40) R CEQ14[7:0] 00H
#65 (41) R CEQ20[23:16] 10H
#66 (42) R CEQ20[15:8] 00H
#67 (43) R CEQ20[7:0] 00H
#68 (44) R CEQ21[23:16] 00H
#69 (45) R CEQ21[15:8] 00H
#70 (46) R CEQ21[7:0] 00H
#71 (47) R CEQ22[23:16] 00H
#72 (48) R CEQ22[15:8] 00H
#73 (49) R CEQ22[7:0] 00H
#74 (4A) R CEQ23[23:16] 00H
#75 (4B) R CEQ23[15:8] 00H
#76 (4C) R CEQ23[7:0] 00H
#77 (4D) R CEQ24[23:16] 00H
#78 (4E) R CEQ24[15:8] 00H
#79 (4F) R CEQ24[7:0] 00H
Software Communication Check
Software Communication Check
// #80 Software test communication
I_ADR Name W/R D7 D6 D5 D4 D3 D2 D1 D0 Reset Value
#80 (00) Software test W/R COMM7 COMM6 COMM5 COMM4 COMM3 COMM2 COMM1 COMM0 00H
Read/Write Accesses to Interface Registers
Tone Parameter Memory Map
Tone Parameter Memory Map
T_ADR Name D7 D6 D5 D4 D3 D2 D1 D0
#0+30x[tn] Entire "0" "0" "0" "0" "0" "0" BO1 BO0
#1+30x[tn] LFO1 LFO0 "0" "0" "0" ALG2 ALG1 ALG0
#2+30x[tn] Ope1 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#3+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#4+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#5+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#6+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#7+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#8+30x[tn] WS4 WS3 WS2 WS1 WS0 FB2 FB1 FB0
#9+30x[tn] Ope2 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#10+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#11+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#12+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#13+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#14+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#15+30x[tn] WS4 WS3 WS2 WS1 WS0 "0" "0" "0"
#16+30x[tn] Ope3 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#17+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#18+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#19+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#20+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#21+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#22+30x[tn] WS4 WS3 WS2 WS1 WS0 FB2 FB1 FB0
#23+30x[tn] Ope4 SR3 SR2 SR1 SR0 XOF "0" "0" KSR
#24+30x[tn] RR3 RR2 RR1 RR0 DR3 DR2 DR1 DR0
#25+30x[tn] AR3 AR2 AR1 AR0 SL3 SL2 SL1 SL0
#26+30x[tn] TL5 TL4 TL3 TL2 TL1 TL0 KSL1 KSL0
#27+30x[tn] "0" DAM1 DAM0 EAM "0" DVB1 DVB0 EVB
#28+30x[tn] MULTI3 MULTI2 MULTI1 MULTI0 "0" DT2 DT1 DT0
#29+30x[tn] WS4 WS3 WS2 WS1 WS0 "0" "0" "0"
Note
T_ADR means Tone Setting format of Contents Format(below).
tn: Tone Number(0-15)
T_ADRは、Contents Format（下記）のTone Setting formatを意味します。
tn：トーン番号（0-15）
Contents Format
The contents format specifies tone parameters and the sequence of data that can be played back with this device consists of melody contents.
The contents are written into the register (I_ADR#7: CONTENTS_DATA_REG) via the CPU interface.
コンテンツのフォーマットはトーンパラメータを指定し、このデバイスで再生できるデータのシーケンスはメロディコンテンツで構成されます。
内容は、CPUインターフェイスを介してレジスタ（I_ADR＃7：CONTENTS_DATA_REG）に書き込まれます。
Data format
Header: 1byte(80H + Maximum Tone Number)
Tone Setting 30 to 480bytes(it depends on the number of the configured tones)
Sequence Data(any size)
End(80H,03H,81H,80H)
トーン設定データ 30-480バイト 設定されたトーンの数(1-16)によって異なります
シーケンスデータ 任意のサイズ
Tone Setting
The tone parameters are set by the number of tones set to the Header.
The parameter consists of 30 bytes of data for one tone.
The data are transferred and assigned to the Tone parameter memory from Tone 0 in the order they are written;
therefore, parameters of an intermediate Tone number cannot be written first.
For details of the tone parameters, see "Tone Parameter"(fbd_spec3.md).
トーンパラメータは、ヘッダーに設定されたトーンの数によって設定されます。
パラメータは、1つのトーンに対して30バイトのデータで構成されます。
データは、書き込まれた順にトーン0からトーンパラメータメモリに転送され、割り当てられます。
したがって、中間トーン番号のパラメータを最初に書き込むことはできません。
トーンパラメーターの詳細については、「トーンパラメーター」（fbd_spec3.md）を参照してください。
SPI Specification
MSB first
Mode 0
max 10MHz
Single Write
2 bytes (16 bits) is needed for one write access: 1-byte write command and 1-byte write data.
Be sure to access the register in two bytes (16 bits). The /SS pin should be set to "H" for each two-byte write access.
1回の書き込みアクセスに2バイト（16ビット）が必要です。
1バイトの書き込みコマンドと1バイトの書き込みデータ。
必ず2バイト（16ビット）でアクセスしてください。
/ SS端子は、2バイトの書き込みアクセスごとに "H"に設定してください。
<fig.Single Read>
Initialization Procedure
1. Supply the power to the device.
The power supply should be powered with RST_N pin held "L" when the power-on reset requirements cannot be satisfied.
2. Wait for 100us after supply voltages rise
up to the specified level. This period of time is the time required for the regulator stabilization.
3. Set the RST_N pin to "H".
The hardware reset state is removed. No need to set to "H" when this device is used with RST_N pin held "H".
4. Set DRV_SEL to "0" when this device is used in single 5-V power supply configuration.
Set DRV_SEL to "1" when this device is used in dual power supply configuration.
The power rail is selected.
5. Set the AP0 to "0". The VREF is powered.
6. Wait until the clock becomes stable.
The duration of the time required for stable crystal oscillation.
7. Set the CLKE to "1".
Clocks are supplied to the internal circuit.
8. Set the ALRST to "0".
The reset state of the internal circuits is removed.
9. Set the SFTRST to "A3H".
The synthesizer block is initialized.
10. Set the SFTRST to "00H".
11. Wait for 30ms after the step 10.
This period of time is the time required for the VREF stabilization and the SFTRST completion.
12. Set the AP1 and the AP3 to "0".
The power-down state of Audio Out is removed.
13. Wait for 10us.
This period of time is the time required for preventing pop noise. Use this time for setting the synthesizer etc.
14. Set the AP2 to "0".
The power-down state of the Audio Out is removed.
1.デバイスに電源を供給します。
パワーオンリセットの要件が満たされない場合は、RST_Nピンを "L"に保持して電源に電力を供給する必要があります。
2.電源電圧が上昇した後、100us待ちます
指定されたレベルまで。この期間は、レギュレータの安定化に必要な時間です。
3. RST_Nピンを "H"に設定します。
ハードウェアリセット状態が削除されます。
このデバイスをRST_Nピンを "H"に保持して使用する場合は、 "H"に設定する必要はありません。
4.このデバイスを単一の5 V電源構成で使用する場合は、DRV_SEL(#29:0)を "0"に設定します。
このデバイスをデュアル電源構成で使用する場合は、DRV_SELを "1"に設定してください。
パワーレールが選択されています。
5. AP0(#2:0)を「0」に設定します。 VREFに電力が供給されます。
6.クロックが安定するまで待ちます。
安定した水晶発振に必要な時間の長さ。
7. CLKE(#0:0)を "1"に設定します。
内部回路にクロックが供給されています。
8. ALRST(#1:7)を "0"に設定します。
内部回路のリセット状態が解除されます。
9. SFTRST(#26:7-0)を "A3H"に設定します。
シンセサイザブロックが初期化されます。
10. SFTRSTを "00H"に設定します。
11.手順10の後で30ms待ちます。
この期間は、VREFの安定化とSFTRSTの完了に必要な時間です。
12. AP1(#2:1)とAP3(#2:3)を「0」に設定します。
オーディオ出力のパワーダウン状態が解除されます。
13. 10us待ちます。
この時間は、ポップノイズを防ぐために必要な時間です。
今回はシンセサイザーの設定などにご利用ください。
14. AP2(#2:2)を「0」に設定します。
オーディオ出力のパワーダウン状態が解除されます。
<fig.Burst Write>
Read Access
Setting the bit WR (command) to "1" indicates a read access command.
The read data is transmitted in synchronization with the falling edges of the SCK from the 9th clock.
The data is in MSB first format (D7→D0). The following shows the details of the SO pin:
WR（コマンド）ビットを "1"に設定すると、読み取りアクセスコマンドを示します。
読み出したデータは、9クロック目からSCKの立ち下がりエッジに同期して送信されます。
データはMSBファースト形式（D7→D0）です。 以下にSOピンの詳細を示します。
During the latter 8 clock cycles, the read data (D[7:0]) is transmitted in MSB first format.
The SO pin goes to a high-impedance state (Hi-Z) whenever the data is not being read.
後半の8クロックサイクル中に、読み取りデータ（D [7：0]）はMSBファーストフォーマットで送信されます。
データが読み取られていないときはいつでも、SOピンはハイインピーダンス状態（Hi-Z）になります。
<fig.Single Write>
Burst Write
In the burst write operation, data can be written into the same interface register address in succession.
Enter multiple data consecutively for one write command like this: [write command + data + data +...].
This device interprets the /SS pin being "H" as the end of the write access;
therefore, be sure to set this pin to "H" after the burst write operation.
Each data should be one byte.
If the /SS pin is set to "H" at less than 1 byte, such as 6 bits, unusual operation may occur because of an illegal write operation.
バースト書き込み動作では、同じインターフェイスレジスタアドレスに連続してデータを書き込むことができます。
次のように、1つの書き込みコマンドに対して複数のデータを連続して入力します：[書き込みコマンド+データ+データ+ ...]。
このデバイスは、/ SSピンが "H"であることを書き込みアクセスの終了と解釈します。 したがって、バーストライト後は必ず "H"にしてください。
各データは1バイトでなければなりません。
/ SS端子を6ビットなど1バイト未満で "H"に設定すると、不正な書き込み動作により異常動作が発生する場合があります。
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