Flip-flopul tip D este un flip-flop Set-Reset modificat cu adăugarea unui inversor, pentru a preveni ca intrările S și R să fie la același nivel logic.

Unul dintre principalele dezavantaje ale circuitului basic SR NAND Gate Bistable este interzicerea condiției de intrare nedeterminată SET = "0" și RESET = "0". Această stare va forța ambele ieșiri să fie la logic "1", depășind acțiunea de blocare a feedback-ului și indiferent de intrarea care merge la nivel logic "1" va pierde mai întâi controlul, în timp ce cealaltă intrare, încă la logic "0", controlează starea rezultată a bistabilului.

Dar pentru a împiedica acest lucru, un inversor poate fi conectat între intrările "SET" și "RESET" pentru a produce alt tip de circuit flip-flop cunoscut sub numele de Date Latch, Delay flip flop, D-type Bistable, sau pur și simplu un D Flip Flop așa cum este mai general numit.

D Flip Flop este de departe cel mai important dintre bistabilele cu ceas, deoarece asigură că intrările S și R nu sunt egale cu unu în același timp. Flip- flopul tip D este construit dintr-un flip-flop SR cu un inversor încorporat între intrările S și R pentru a permite o singură intrare D (date).

Atunci, această singură intrare de date, a fost numită "D" și este utilizată în locul semnalului "Set", iar inversorul este utilizat pentru a genera intrarea complementară "Reset", făcând astfel un flip-flop tip D sensibil la nivel dintr-un nivel -sensitive SR-latch deoarece acum S = D și R = not D așa cum se arată.

Circuitul flip-flop tip D

Ne amintim că un simplu flip-flop SR necesită două intrări, una pentru a "SETa" ieșirea și una pentru "RESETa" ieșirea. Prin conectarea unui inversor (poarta NOT) la flip-flop-ul SR putem "SETa" și "RESETa" flip-flop-ul folosind doar o intrare, deoarece acum cele două semnale de intrare sunt complementare. Acest lucru evită ambiguitatea inerentă a latch SR când ambele intrări sunt LOW, deoarece această stare nu mai este posibilă.

Astfel, această singură intrare se numește intrare "DATA". Dacă această intrare DATA este menținută HIGH, flip flop-ul ar fi "SET" și atunci când este LOW, flip flop-ul va schimba și va deveni "RESET".Totuși, acest lucru ar fi mai degrabă inutil, deoarece ieșirea din flip-flop se va schimba întotdeauna la fiecare impuls aplicat la această intrare DATA.

Pentru a evita acest lucru, o intrare suplimentară numită intrare "CLOCK" sau "ENABLE" este utilizată pentru a izola intrarea de date de circuitul de blocare al flip-flop-ului după ce datele dorite au fost stocate. Efectul este că condiția de intrare D este copiată numai la ieșirea Q când este activă intrarea clock. Aceasta formează apoi baza unui alt dispozitiv secvențial numit D Flip Flop.

"D flip flop" va stoca și transmite orice nivel logic aplicat terminalului său de date, atâta timp cât intrarea de ceas este HIGH. Odată ce intrarea de ceas este LOW, intrările "set" și "reset" ale flip-flop-ului sunt ținute la nivel logic "1", astfel încât să nu se schimbe starea și să se păstreze datele de ieșire înainte ca tranziția de ceas să apară. Cu alte cuvinte, ieșirea este "blocată" fie la logic "0", fie la logic "1".

Tabel de adevăr pentru Flip Flop tip D

Notați: ↓ și ↑ indică direcția impulsului de ceas, așa cum se presupune că flip-flop-urile tip D sunt declanșate de front.

Flip Flop D Master-Slave

Flip flop-ul tip-D de bază poate fi îmbunătățit în continuare prin adăugarea unui al doilea flip-flop SR la ieșirea sa care este activată pe semnalul de ceas complementar pentru a produce un "flip flop tip D Master-Slave". Pe frontul anterior al semnalului de ceas (LOW-HIGH) primul etaj, "master" blochează starea de intrare la D, în timp ce etajul de ieșire este dezactivat.

Pe frontul posterior al semnalului de ceas (HIGH-to-LOW) este activat acum al doilea etaj "slave", care se blochează la ieșirea primului circuit master. Deci, etajul de ieșire pare să fie declanșat pe frontul negativ al impulsului de ceas. "Flip Flop tip D Master-Slave" pot fi construite prin legarea în cascadă a două bistabile cu faze de ceas opuse, așa cum se arată.

Circuitul Flip Flop D Master-Slave

Putem observa, din cele de mai sus, că pe frontul anterior al impulsului de ceas, flip-flop-ul master de tip D va încărca date de la intrarea D, prin urmare, master este "ON". Cu frontul posterior a impulsului de ceas, flip-flop-ul slave încarcă date, adică slave este "ON". Deci, va exista întotdeauna un "flip-flop" ON, iar celălalt "OFF", dar niciodată atât master cât și slave "ON" în același timp. Prin urmare, ieșirea Q obține valoarea lui D, numai atunci când un impuls complet, adică 0-1-0 este aplicat la intrarea de ceas (clock).

Există mai multe IC flip-flop D diferite disponibile în ambele pachete TTL și CMOS, cele mai comune fiind 74LS74, care este un IC cu flip-flop Dual D, care conține două bistabile individuale tip D într-un singur cip care permite să fie făcute flip-flop-uri toggle singure sau master-slave. Alte IC-uri cu flip-flop includ 74LS174 HEX D flip-flop with direct clear input, 74LS175 Quad D flip-flop cu ieșiri complementare și 74LS273 Octal D flip flop care conține opt flip-flop tip D cu o intrare clear într-un singur pachet.

74LS74 Dual tip-D Flip Flop

Alte IC-uri tip flip-flop populare

Folosirea Flip Flop tip D pentru divizarea frecvenței

O utilizare principală a unui flip flop tip D este ca divizor de frecvență. Dacă ieșirea Ǭ pe un flip-flop tip D este conectată direct la intrarea D, oferind "feedback" în buclă închisă dispozitivului, impulsurile de ceas succesive vor face bascularea bistabilă o dată la fiecare două cicluri de ceas.

Am văzut cum poate fi folosit Data Latch ca "divizor binar" sau un "divizor de frecvență" pentru a produce un circuit de contor "divide-cu-2", adică ieșirea are jumătate din frecvența impulsurilor de ceas. Prin plasarea unei bucle de feedback în jurul flip flop-ului tip D poate fi construit un alt tip de circuit flip-flop numit flip-flop tip T sau, mai frecvent, un bistabil tip T, care poate fi folosit ca un circuit divide-cu-2 în contoare binare, după cum se arată mai jos.

Contor Divide-cu-2

Se poate observa din formele de undă de mai sus, că prin "trimiterea înapoi" a ieșirii de la Ǭ la terminalul de intrare D, impulsurile de ieșire la Q au o frecvență care este exact o jumătate (ƒ/2) din cea a frecvenței ceasului de intrare (ƒIN). Cu alte cuvinte, circuitul produce divizarea frecvenței, deoarece acum împarte frecvența de intrare cu un factor de doi (o octavă) deoarece Q = 1 o dată la fiecare două cicluri de ceas.

Flip Flop-uri D ca bistabile de date

Pe lângă divizarea frecvenței, altă aplicație utilă a flip flop-ului D este ca un Data Latch (bistabil de blocare a datelor) Un data latch poate fi folosit ca dispozitiv pentru a ține sau a rememora datele prezente pe intrarea sa de date, acționând astfel un pic ca un dispozitiv de memorie cu un singur bit și IC-uri cum ar fi TTL 74LS74 sau CMOS 4042 sunt disponibile în format Quad exact pentru acest scop. Prin conectarea a patru bistabile de blocare a datelor pe 1-bit, astfel încât toate intrările lor de ceas să fie conectate împreună și să fie "tactate" în același timp, se poate realiza un Data latch simplu cu "4 biți", după cum se arată mai jos.

Data latch cu 4 biți

Data Latch transparent

Data Latch este un dispozitiv foarte util în circuitele electronice și computer. Acestea pot fi proiectate pentru a avea o impedanță de ieșire foarte ridicată la ambele ieșiri, Q și la ieșirea inversă sau complementară Ǭ, pentru a reduce efectul de impedanță pe circuitul de conectare atunci când sunt utilizate ca buffer, port I/O, driver bidirecțional de bus sau chiar driver de display.

Dar un singur Data Latch "1 bit" nu este foarte practic pentru a fi utilizat singur, iar IC-urile disponibile în comerț încorporează 4, 8, 10, 16 sau chiar 32 de Data Latch într-un singur pachet IC și un astfel de dispozitiv IC este 74LS373 Octal D-type transparent latch.

Cele opt Data Latch individuale sau bistabile ale lui 74LS373 sunt flip-flop-uri tip D "transparente", ceea ce înseamnă că atunci când intrarea de ceas (CLK) este HIGH la nivel logic "1" (dar poate fi activă și Low) Q urmărește intrările D.

În această configurație, se spune că Latch este "deschis", iar calea de la intrarea D la ieșirea Q apare ca transparentă, deoarece datele curg prin el, nestingherite, de aici numele de Latch transparent.

Atunci când semnalul de ceas este LOW la nivel logic „0“, Latch se „închide“ și ieșirea la Q este fixată la ultima valoare a datelor care a fost prezentă înainte ca semnalul de ceas să se schimbe și nu se mai schimbă ca răspuns la D.

Data Latch pe 8 biți

Rezumat Flip Flop tip D

Flip Flop tip D sau Data pot fi construite folosind o pereche de bistabile SR back-to-back și conectând un inversor (poartă NOT) între intrările S și R pentru a permite o singură intrare D (date). Circuitul de bază flip flop D poate fi îmbunătățit în continuare prin adăugarea unui al doilea flip-flop SR la ieșirea lui, care este activată pe semnalul de ceas complementar pentru a produce un dispozitiv "flip-flop D Master-Slave".

Diferența dintre un Latch tip D și un flip-flop tip D este faptul că un Latch nu are un semnal de ceas pentru a schimba starea, în timp ce un flip-flop întotdeauna are. Flip-flopul D este un dispozitiv declanșat de front care transferă datele de intrare către Q pe frontul de creștere sau de coborâre al ceasului. Data Latch sunt dispozitive sensibile la nivel, ca și Transparent Latch.

În următorul tutorial despre circuitele logice secvențiale, vom analiza conectarea împreună a bistabilelor de blocare a datelor pentru a produce un alt tip de circuit logic secvențial denumit Shift Register, care sunt folosite pentru a converti datele paralele în date seriale și invers.