Dataflow Description

Verilog Code 

module decoder 2: 4 (

    input  wire a, b,       

    output wire d0, d1, d2, d3   

);

    assign d0 = ~a & ~b;

    assign d1 = ~a &  b;

    assign d2 =  a & ~b;

    assign d3 =  a &  b;

endmodule

Test Bench:

module tb_decoder 2: 4();

    reg a, b;             

    wire d0, d1, d2, d3;   

    decoder 2:4 DUT(a, b, d0, d1, d2, d3);

    initial

    begin

        a = 0; b = 0;

    #10 a = 0; b = 1;

    #10 a = 1; b = 0;

    #10 a = 1; b = 1;

    #20 $finish();

    end

endmodule

• Output:-