Outlookに他人の予定表を表示させる方法を追加
代表的CPU [open/close]
ISA別
68k
ARM
Power
PowerPC
X86
組み込みプロセッサ ( Embedded systems | Microprocessors)
ARM
CEVA
Tensilica
Transmeta Crusoe
CPUアーキテクチャの種類 [open/close]
組み込み系: ARM、Atmel PIC、TI MSP430、Intel 8051、日立 SuperH、Power Architecture(PowerPC)
マイコン系: x86(Intel IA-32, x86-64 AMD64/Intel64, Motorola 68000, Power Architecture, ARM/StrongARM
EWS/サーバ系: DEC Alpha, HP PA-RISC, Power Architecture, Intel Itanium, MIPS, Sun SPARC
メインフレーム系: IBM System/360, DEC PDP-11/VAX
混成:IBM Cell
歴史上:EDSAC
ARM Wikipedia
x86 Wikipedia [open/close]
X86アーキテクチャ ( Computer architecture | IBM PC compatibles | Intel products)
X86 エミュレータ
X86 命令
X86 メモリ管理
X86 マイクロプロセッサ
X86 動作モード
X86 OS
世代
1 : 8086, 8088
2 : 80286
3(IA-32) : 80386
4 : Intel486
5 : Pentium, PentiumMMX
6 : Pentium Pro, AMD K6, Pentium II/III
7 : Athlon, Pentium 4
7/8 : Intel Core 2
セグメンテーション
拡張:FPU, MMX, 3DNow!, SSE, PAE, x64, 仮想化
CISCとRISC
CPU補助装置 CPUの周辺につける装置。主に熱対策のため。
CPUアクセラレータ
CPUソケット
CPUファン
CPUクーラー
CPU構成要素
性能評価とベンチマーク:EEMBC
市場:汎用、科学計算用、組み込み、教育
CPU時間
Intel vs AMD
http://techon.nikkeibp.co.jp/atcl/feature/15/397325/100500001/?n_cid=nbptec_tecml
http://techon.nikkeibp.co.jp/atcl/feature/15/397325/100500001/?SS=imgview&FD=-755482518
http://techon.nikkeibp.co.jp/atcl/feature/15/397325/100500001/?SS=imgview&FD=-754558997
ステージ
プロセッサ内部での命令の構成段階。フェッチ、デコード、実行、ライトバックなどのステージがある。マシンサイクルともいう。
パイプラインレジスタ
パイプラインのステージの結果を保持するレジスタ。
ライトバック
命令の演算結果をレジスタに退避すること。
スーパーパイプライン
1マシンサイクルより細分化したステージを1クロックごとに実行する方式。
スーパースケーラ
1命令を1クロックで動作するパイプラインを複数備え、複数の命令を同じ実行する技術。演算器を複数内蔵し、レジスタやデコーダは共通に使う。パイプラインの本数が2本なら、2ウェイのスーパースケーラという。
RAW(read after write)依存
レジスタに格納された演算結果を次の命令で使うために起こる、オペランド間の依存関係。
WAR(write after read)依存
WAW(write after read)依存
データ・ハザード
オペランド依存により、パイプラインの次の命令が正しいデータで行えないこと。
分岐ハザード(制御ハザード)
フェッチした命令が適当だったかどうかの判定が遅れること。
ストール
ハザードが起こらないようにパイプラインの動作を停止すること。
レジスタ・リネーム
レジスタ依存が発生したとき、リネームレジスタを使って依存関係を回避する。
out-of-order 実行
命令の実行順序を変えて実行効率をあげる技術。命令依存、オペランド依存が発生したとき、その依存関係が解決するまで命令の実行を保留し、依存関係のない命令を先に実行する。
リザベーション・ステーション
命令デコーダと演算器の間におく、制御機能をもったバッファ。送られてきた命令とバッファ内のオペランドの依存関係を調べる。
パイプライン・バブル
ジャンプ命令があるとき、ジャンプ先の命令ではなく、次の命令をパイプラインに詰めてしまい、1クロック分無駄が生じること。
分岐遅延スロット
分岐実行時にパイプライン・バブルとなってしまう命令に相当する部分。
分岐予測
プロセッサがあらかじめ自動的に分岐する方向を予測して、その予測に基づいた命令をパイプラインに詰める方式。
投機実行
分岐予測が当たったかどうかを判定する前に、予測した方向の分岐方向の命令を実行する技術。