DDR

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https://ja.wikipedia.org/wiki/DDR3_SDRAM%E3%81%AB%E3%81%8A%E3%81%91%E3%82%8B%E3%82%B3%E3%83%9E%E3%83%B3%E3%83%89%E3%81%A8%E3%82%AA%E3%83%9A%E3%83%AC%E3%83%BC%E3%82%B7%E3%83%A7%E3%83%B3

CASライトレイテンシ (CAS write latency:CWL) は内部ライトコマンドから実際にデータの書き込み準備が完了し最初のデータ書き込みが始まるまでの遅延サイクル数を表す

DDR3

RL(Read Latency) = CL(CAS latency)+AL(Additive Latency)

WL(Write Latency) = AL + CWL

Command

ACT(Active) bank/row address 指定

PRE(Precharge) Activeで開いたbank/row addressを閉じる

READ

データはコマンドから AL+CL 遅れて出される

WRITE

コマンドから AL+CWL 遅れて書き込み可能 同時に DQS(data strobe)も出す

SRE(Self Refresh Entry), SRX(Self Refresh Exit)

REF(Auto Refresh)

ZQCAL(ZQ Calibration)

CS

RAS(Row Address Select)

CAS

WE

MRS(Mode Register Set)

ODT: On Die Termination

CAS: Column Address Strobe

RAS: Row Address Strobe

ランクは、メモリーモジュール上の均一なメモリーバンクの配列である。

メモリーモジュール上のDRAMチップの構成と密度により、ランクは決められる。

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ss = spread spectrum スペクトル拡散