V-Tails/PLL

周波数シンセサイザ用PLL-ICの動作に着目した、趣味のPLL（フェーズ・ロックド・ループ）解説です。

ＰＬＬの理論解析

周波数シンセサイザ用PLLのループ定数と応用特性（周波数シンセサイザに要求される各種特性）について、簡単に解析を行います。

実際のループ設計では、理論解析による手計算だけで特性を正確に予測することは困難であり、シミュレーションが用いられます。

PLLの理論を知らなくても、シミュレータでの設計手順がわかればPLLのループ設計は可能ですが、ある程度の理論的な知識があると、問題解決の効率を向上できます。

ここでの理論解析は、シミュレータによるループ設計の補助を目的とし、理論解析の考え方、動作原理、ICの動き、などに重点を置き、IC内部回路のシミュレーション結果を含む図やグラフを使って説明しますが、細かい数式の展開は省略します。

計算式はテキストで表示しているため、少し見にくいですが、iMemoへペーストして、計算に利用できます。

概要 (2003-06-03)
- 理想PLLとは
- 構成
- 応答の意味
- 位相比較器
- ループフィルタ
- ロック検出回路
基本式 (2004-09-22)
- ブロック図
- 基本式
変調特性 (2003-05-30)
- VCO変調特性
- TCXO変調特性
- ロック判定ミス（変調時の位相誤差）
ロックアップ特性 (2003-08-18)
- ロックアップ特性
- ロック近似値
- ロック検出（ロックアップ時の位相誤差）
リファレンスリーク（位相比較スプリアス） (2003-07-30)
- 不感帯防止回路
- 不感帯防止パルスによるスプリアス
- リーク電流によるスプリアス
- 合計したスプリアス
- CP電流の不均衡の影響
位相ノイズ (2003-09-09)
- VCOのノイズ
- TCXOのノイズ
- 抵抗の熱雑音
- PLL-ICのCP電流ノイズ
- PLL-ICのジッター
- ジッターによるノイズ電流（サンプリング）
- ジッターによる位相ノイズ
- トータルの位相ノイズ

PLL-ICの設計方針によっては、このページの解説と動作が異なる場合もあります。ご注意ください。

PLLの特性は、ループフィルタの設計により大きく変化します。

要求される特性に優先順位を付け、各項目のトレードオフを見極めながら、ループフィルタの最適値を探します。

PLLs(PLLシミュレータ)を利用すると、特性を確認しながら簡単にPLLのループフィルタを設計できます。

物理的な限界に近い特性を要求されると、シミュレーションのモデル精度の限界から、シミュレーションと実験を繰り返して決定する必要がありますが、現実的な要求スペックであれば、ほぼシミュレーションだけで設計できます。

設計手順 (2003-05-07)暫定
- 概要
- VCOのパラメータ
- TCXOのパラメータ
- PLL-ICのパラメータ
- 理想特性からのずれ
- 素子バラツキ
- スプリアス
- ノイズ（位相ノイズ、FMノイズ）
PLLsによる設計例
- PHS用1stPLL (2004-08-03)
- PHS用2ndPLL (2004-08-03)
- 小電力無線データ通信用PLL (2004-08-03)

当然ですが、