20. virtual sequencerを組み込んでみた

モデルひな形生成ツール「gen_uvm_model.rb」を使って生成したモデルをベースに、追加モデルはないのですが、agentが２つあるので、virtual sequencerを組み込んで動かしてみた、という内容のエントリーです。

virtual sequencerを記述する

あれ？同じsequencerを２つインスタンスしている？って思いませんか？ぼくも書いていて「あれ？いいんだっけ？」と一瞬思いました。モデルはこんな構成になっているんです。

↓ 新しいGoogleサイトだと行間が空きすぎるので、秀丸で書いてキャプチャーしたのですが、目一杯拡大されてしまい見づらくてすみません…。

これでわかると思うのですが、同じsequencerが２つインスタンスされていますよね。この２つを「別々に」ではなくて、「関連を持たせて動かす」ということをするのに、virtual sequencerを使うことになります。もしも、「いや、完全に独立させて動かせればいいんです」ということであれば、virtual sequencerはいらなくて。uvm_testの記述の中で、それぞれのsequencerに「driverの振る舞いを定義した」sequenceをdefault sequenceとして指定してあげればいいんです。

それでは続き。先ほど記述したvirtual sequencerを、

• テストベンチ用のuvm_envクラスにインスタンスし
• build_phase内で「生成」し
• connect_phase内で「sequencerを接続」

します。

次は、「virtual sequence」を記述します。シーケンサーではなくてシーケンスです。

まずはbase_vseqを記述します。

ポイントは、

• `uvm_declare_p_sequencer(tb_vseqr)

です。virtual sequenceの中に、virtual sequencerへのポインターを定義します。これがないとうまく動きません（後述）。do_not_randomize=1は、randomizeを実行できる環境の方には関係ないので削除してください。

次に、上記base_vseqを使って、具体的にvirtual sequenceを記述します。

ポイントがいくつかあります。まず、各agentにぶら下がるdriverを動かすために定義しているsequenceを「インスタンス」します。

• master_single_write_upper_seq upper_seq;
• master_single_write_lower_seq lower_seq;

次に、task body内で、使いたいsequenceを「生成」

• upper_seq = master_single_write_upper_seq::type_id::create("upper_seq");
• lower_seq = master_single_write_lower_seq::type_id::create("lower_seq");

します。

そして、

• `uvm_do_on(upper_seq, p_sequencer.seqr0);

のように実行します。`uvm_do_onは、sequenceを「どのsequencerに投入するか」を指定するmacroです。`uvm_do系ではできません。

こちらが参考になるかと思います。

これで、virtual sequenceが書けました。あとは、これをuvm_testで指定すればOK。

macroは↓のように定義しています。記述を大量に書く場合にはmacroなどの「省力化」が欲しくなりますよね。

あとは、vsim実行時に +UVM_TESTNAME=sample_vseqtest のように打って実行すれば動作します。

以上になります。ちょっと手続きが多い感じではありますが、このような手法でvirtual sequencerを定義して、virtual sequenceを動かせるようになります。もし、誰かに「virtual sequenceって何？」と聞かれたら、05. virtual sequencerを参考にしてください。複数のagentを…という表現が伝わらないかもしれないときは、「例えば、USBのモデルとEtherのモデルとPCIeのモデルの動作を、一カ所で管理する仕組み」とでも言えば伝わる…でしょうか。