（見栄えを更新：2021/02/05）
いわゆる普通の配列です。データtypeとarray数を指定して定義します。
data_type $array_name[num];
--- test.sv ---
module test;
initial begin
int array[10];
for(int i=0; i<10; i++)begin
array[i]=i;
end
for(int i=0; i<10; i++)begin
$display("array[%0d] = %0d", i, array[i]);
end
end
endmodule
なお、display文の中で "%0d" としています。普通Cなんかだと "%d" としますが、Verilog/SVではこうしてしまうと、表示の際に横にずれてしまうんです。
"%0d"の実行結果
# array[0] = 0
# array[1] = 1
# array[2] = 2
# array[3] = 3
# array[4] = 4
# array[5] = 5
# array[6] = 6
# array[7] = 7
# array[8] = 8
# array[9] = 9
"%d"の実行結果
# array[ 0] = 0
# array[ 1] = 1
# array[ 2] = 2
# array[ 3] = 3
# array[ 4] = 4
# array[ 5] = 5
# array[ 6] = 6
# array[ 7] = 7
# array[ 8] = 8
# array[ 9] = 9