開発中に一時的に盛り込みたいけど、あとで消したい記述にdefineマクロを使う手もあるようですね。
C言語学習中に知った話だけど、まぁVerilog/SVでも使えるでしょう。
例：`define AAA $display("debug")
として、記述の中に埋め込みます。で、いらなくなったら
`define AAA
にすると、defineマクロの展開結果が空になる、というものです。