開啟ISE,選擇File->New Project後,輸入“Project Name”、 “Project location”和“Top-level source type" 後點選下一步
*在VM Ware - Win 7 x64 環境中,Simulator部分請選取"Other Verilog",如下圖。
增加電路圖檔(.sch) → 選擇“schematic”
增加Verilog檔(.v) → 選擇“Verilog Module”
增加模擬檔(.tbw) → 選擇“Test Bench Waveform”
增加腳位檔(.ucf) →選擇“Implementation Constraint File”