Lab2

<2-Input LEDs>

繪製電路圖

※新增一個“Schematic”檔，輸入檔名後到下一步按“Finish”

※點選 “< --All Symbols-- >”在“Symbol Name Filter”下方輸入and2，選擇上方“Symbols”內的and2放入右邊，並依序放入and2、nand2、or2、nor2、xor2、xnor2完成如下圖

※點選上方的“I/O Marker”連接到邏輯閘的輸入輸出，將十字對準邏輯閘輸入輸出上的小方格點選左鍵連接

※依序將2個輸入與6個輸出連接至邏輯閘

※點選輸入/出可做「拖移」讓線路有較大的空間做連接

※使用“Add wire”將其他邏輯閘輸入與第一個邏輯閘輸入做連接

※將所有線路連接完成如下圖

※依序將輸入/出名字改為與下圖相同腳位名稱，完成後存檔(輸入為sw0、sw1，輸出為led0、led1、led2、led3、led4、led5)

※點選左邊介面下方的“Source”與“Processes”回到主介面

進行合成、編譯與除錯

※右鍵點選“Synthesize – XST”à點選“Run”

加入測試檔 (A.使用ISE 10.1的步驟 B.使用ISE13.4的步驟)

A. 使用ISE 10.1的步驟

※選取“Verilog Test Fixture”輸入名稱後點選“Next”

※選取模組後點選“Next”，接著點選“Finish”

所選取的模組應為所編輯的電路圖檔之檔名。

※結束後編輯所產生的Testbench verilog檔

原始檔案

範例檔案(這只是範例檔案，不要打一模一樣)

※回到主介面選取“Behavioral Simulation”到模擬介面

※點擊測試檔(.tbw)後點擊Xilinx ISE Simulator前方的“+”號，左鍵雙擊“Simulate Behavioral Model”

※模擬成功後可看見模擬結果

撰寫腳位檔

※撰寫內容如下(使用“Nexys™2 Spartan-3E FPGA”時的.ucf檔)

500

產生燒錄檔進行線路佈局

※必須先選取在主模組上

燒錄檔案到FPGA上

※選取剛所產生的燒錄檔(.bit)進行燒錄

※燒錄成功後，可以在實驗板上使用指撥開關控制sw0和sw1的輸入