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높은 정확도의 패킷 네트워크 클록 동기화 시스템 설계
1. 연구개발의 필요성
1.1 국내외 관련기술의 현황 및 전망
클록 동기화는 최근 무선통신망, 분산 제어 계측, 입자 물리학 등의 다양한 분야에서 큰 관심을 얻고 있다. 공간적으로 흩어져 있는 많은 장치들이 정확한 타이밍을 공유하는 것이 시스템 성능에서 결정적인 역할을 하며 그것이 점점 어려워지고 있기 때문이다. 대표적인 관련 표준인 IEEE 1588은, Precision Time Protocol(PTP) 및 그 프로토콜을 지원하기 위한 노드와 통신 방식에 대하여 정의하고 있다. 기본 동작원리는 전통적인 동기화 표준 Network Time Protocol(NTP)와 유사하며, 특정 패킷에 대한 입출력 시각을 timestamp로 기록하고 동기화 상대와 그 정보를 교환하는 것이다. IEEE 1588의 기술적 핵심은, 특수 설계된 동기화 회로의 활용을 통한 정확도의 대폭 개선이다. IEEE 1588은, 2002년에 분산 제어 계측 시스템의 성능 개선을 위한 표준으로 시작되었는데, 이후에 무선통신망 기지국 동기화를 포함하는 다양한 분야로의 확대 적용을 위하여 2008년에 두 번째 버전으로 진화하였으며, 현재 세 번째 버전이 개발 중이다. 동기화 정확도는, IEEE 1588 v2에서 transparent clock (TC)를 도입하면서 지연 시간의 비대칭 문제를 해결함으로써 ±20 ns의 시간 오차가 보고되었으며, 최근에 정확도를 ±1 ns 수준까지 개선한 연구 결과가 발표되었다.
최근 클록 동기화 기술을 주도적으로 이끌어 가고 있는 연구 그룹은 유럽 입자 물리 연구소 (Conseil Européenne pour la Recherche Nucléaire, CERN)과 바르샤바 공대, 브레시아 대학교이다. CERN은 2009년에 IEEE 1588을 기반으로 한 동기화 기술인 White Rabbit(WR)을 개발하였다. 입자 가속기 시설은 지름 20 km 이상의 매우 넓은 지역에 분포하는 수천 개의 기기들에 대하여 정밀한 동기화를 필요로 하기 때문에, 동기화 기술의 정확도가 아원자 입자 연구에 결정적인 영향을 미친다. White Rabbit은 2011년에 발표된 결과에서 ±200 ps, 즉 sub-nanosecond를 보여주고 있다. CERN의 White Rabbit이 클록 동기화 기술의 최전선에 있으며, 앞으로 이를 중심으로 정확도 개선 기법들이 연구될 것으로 전망된다.
1.2 연구개발의 중요성
클록 동기화 기술은 분산 시스템의 성능에 핵심 요소이며, 차세대 무선통신망 기지국 동기화, 홈 네트워크, 입자 물리학 실험 등의 많은 분야에 활용될 수 있다. 현재 국내에는 클록 동기화의 정확도를 개선하기 위한 연구 그룹이 거의 없다. 저가의 부품 및 케이블을 활용하여 CERN의 White Rabbit에 해당하는 클록 동기화 시스템을 구현하고, 더 나아가 더 높은 정확도의 기술을 개발하기 위한 연구가 반드시 필요하다.
2. 연구개발 목표 및 내용
수십 picosecond 수준의 높은 정확도를 갖는 패킷 네트워크 클록 동기화 기술을 개발한다.
- 구리선 케이블(UTP)을 이용하는 White Rabbit 동기화 시스템 구현
- 시간 오차 발생 원인 분석 및 개선안 모색
- 회로 구현 및 성능 평가
- 연구개발 및 성능 평가를 위한 환경 구축
3. 추진전략 및 방법
3.1 관련 연구 및 한계
더 높은 정확도를 얻기 위해서, 가장 먼저 해결해야 오차 발생 요소는 timestamp 및 PPS 생성 과정에서 발생하는 양자화 오차이다. 과거에 이를 위하여 신호 발생기로부터 매우 안정적인 1 GHz의 기준 신호를 입력받아 timestamp를 생성하는 방안이 제시된 바 있으며, 네트워크 없이 직접 연결된 두 대의 컴퓨터 사이에서 3 ns의 시간 오차를 관찰할 수 있었다. 그러나 1 GHz 보다 빠른 신호를 기준 신호로 사용하는 것은 회로 설계를 매우 어렵게 한다는 치명적인 문제가 있다. 또한 최근에 라인 교환 및 timestamp 평균에 기반한 비대칭 제거 기술이 발표되었는데, 이 기술의 한계는 비동기 신호을 생성하기 위한 추가 회로가 필요하다는 점이다. CERN의 White Rabbit은 현재 광섬유 및 Synchronous Ethernet PHY 등을 지원하는 고가의 부품과 특수 설계된 장비에 의존하고 있다.
3.2 동기화 회로의 구상
현재 구상하는 클록 동기화 회로는 기존의 동기화 회로와 구별되는 다음의 특징을 가진다. Transparent clock 및 peer-delay 메커니즘을 하드웨어로 구현하였으며, 46 바이트 SYNC 메시지를 생성 및 판독한다. 또한 80 비트 나눗셈 회로를 이용하여 주파수 정확도를 대폭 개선하였다. 동기화 회로의 내부는 그림 1과 같은 구조를 가진다. 크게 수신 모듈, 송신 모듈, 시계 모듈, 온칩 버스 제어 모듈로 나누어지며 각각의 동작은 다음과 같다.
