Phân tích Định thời Tĩnh (Static Timing Analysis - STA) là một khâu quan trọng được sử dụng trong thiết kế và xác minh Mạch tích hợp Số để đảm bảo rằng thiết kế đáp ứng các yêu cầu về định thời cụ thể. STA dùng để đánh giá hiệu suất định thời của một mạch kỹ thuật số mà không cần mô phỏng hoạt động của mạch trong thời gian thực.

Các thành phần của STA

• Các đường định thời (Timing Paths): Những đường đi này biểu thị các kết nối giữa các thành phần khác nhau của mạch (như flipflop, cổng luận lý, ....).

• Các ràng buộc định thời (Timing Constraints): STA yêu cầu thông tin đầu vào về các ràng buộc định thời như tần số xung clock, thời gian thiết lập (setup time) và thời gian giữ (hold time) dữ liệu đầu vào, độ trễ tối đa và yêu cầu về đầu ra. Các ràng buộc này rất quan trọng cho quá trình phân tích. Trong công nghiệp, các ràng buộc định thời được thiết lập theo chuẩn của Synopsys nên nó còn có tên là SDC (Synopsys Design Contraints).

• Đặc tính thư viện (Library Characterization): STA sử dụng thư viện các mô hình định thời của các tế bào chuẩn (Standard cell) cung cấp thông tin về độ trễ (delay), độ lệch (slew), và các đặc tính khác của cổng luận lý và tế bào chuẩn trong các điều kiện khác nhau (như điện áp, nhiệt độ,  quy trình chế tạo, ...).

Quy trình thực hiện STA

• Thiết lập môi trường: Chuẩn bị môi trường để tiến hành STA.

  1. Nạp netlist: Sau bước tổng hợp (Synthesis), mạch số được biểu diễn dưới dạng netlist mức tế bào chuẩn (hay mức cổng luận lý). Netlist là danh sách các thiết bị và kết nối giữa chúng. STA bản chất là phân tích các định thời các thiết bị và các kết nối giữa chúng.

  2. Nạp thư viện: Các thư viện chứa thông tin về độ trễ của tế bào chuẩn và các tham số định thời khác được nạp vào môi trường để thực hiện quá trình phân tích.

  3. Nạp ràng buộc định thời: Các ràng buộc định thời được thêm vào thiết kế, chỉ định các yếu tố như tần số xung clock, yêu cầu định thời đầu vào và đầu ra, vv.

• Phân tích: Tiến hành phân tích định thời trên các đường định thời

  1. Xác định đường định thời: Xác định tất cả các đường găng (critical paths hay còn gọi là đường tới hạn) trong thiết kế. Các đường găng là những đường đi trong mạch quyết định độ trễ tối đa và có thể gây ra vi phạm định thời nếu không đáp ứng các yêu cầu cụ thể.

  2. Tính toán độ trễ: Độ trễ qua mỗi tế bào chuẩn, dây nối và đường đi hoàn chỉnh được tính toán bằng cách sử dụng thông tin từ thư viện và netlist.

  3. Phân tích và tối ưu hóa: STA kiểm tra xem thiết kế có đáp ứng các ràng buộc định thời đã ràng buộc hay không. Nếu phát hiện vi phạm, cần phải điều chỉnh thiết kế để đáp ứng được ràng buộc. Có 2 loại điều chỉnh, (1) là quay trở lại khâu thiết kế để điều chỉnh lại thiết kế và/hoặc thay đổi ràng buộc định thời, (2) là thực hiện thêm hoặc thay thế 1 số tế bào chuẩn vào netlist để điều chỉnh định thời mà không làm thay đổi chức năng của mạch đã thiết kế.  Có thể thêm các bộ đệm hoặc thay thế các tế bào chuẩn có các thông số định thời mới nhằm cải thiện định thời.

• Phát sinh báo cáo: Quá trình phân tích tạo ra một báo cáo chi tiết về các đường định thời, các vi phạm và thông tin khác có liên quan để nhà thiết kế có thể hiểu và khắc phục vấn đề.