Tecnologie e Progettazione di Sistemi Elettronici 3

Conversione A/D

Conversione D/A

ESERCIZI

1. Un convertitore DAC presenta un intervallo di quantizzazione Q=11,7 mV. Sapendo che il valore di fondo scala è di 12V, determinare: il numero di bit N del DAC; il valore massimo della tensione di uscita Vumax; la tensione di uscita Vo sapendo che in entrata è applicato il numero binario 512.

[Risposte N=10, Vumax=11,97V, Vo=5,98V]

2. Disegnare lo schema di un ADC flash a 3 bit.

3. Ad un DAC a 10 bit è applicato in entrata il numero binario 00 0100 1000 e la tensione di uscita corrispondente vale Vo=2,813V. Determinare: l'intervallo di quantizzazione Q, il valore della tensione di fondo scala Vfs.

[Risposte Q=39,1mV, Vfs=40V]

4. Disegnare lo schema di un DAC a rete R-2R invertita a 4 bit.

5. Un DAC 0830 ha sulle uscite due milliamperometri verso massa. Sapendo che Vref=12V e che il codice binario di ingresso è 10100011, determinare le intensità di corrente I1 e I2 sulle due uscite, tenendo conto che le resistenze della rete R-2R valgono 15Kohm.

[Risposte: I1=0,509mA, I2=0,287mA]

6. Disegnare lo schema di un ADC a integrazione.

7. Un ADC a gradinata utilizza un contatore a 8 bit e impiega un tempo di Tc=17,07 us per convertire una tensione Vi=2V. Sapendo che la tensione massima di ingresso è Vmax=5V, determinare la frequenza del generatore di clock interno all'ADC.

[Risposta: f=6 MHz]

8. Un ADC a integrazione a 10 bit con valore di fondo scala Vfs=5V presenta in uscita la configurazione binaria 01100110. Determinare il corrispondente valore di tensione di entrata Vi.

[Risposta: Vi=0,498 V]

9. Disegnare lo schema di un ADC ad approssimazioni successive.

10. Un segnale a frequenza f=100Hz e 2 Vpp deve essere convertito in binario da un ADC a 10 bit. Determinare il tempo di conversione dell'ADC affinché l'errore nella conversione sia contenuto entro 1 LSB.

[Risposta: Tc=3,11us – Svolgimento: dal numero di bit si ricava il numero di intervalli 1024, sapendo che l'ampiezza è 2 Vpp si calcola il valore di LSB = 1,95 mV, infine sapendo che il segnale sinusoidale ha pendenza massima nell'origine si calcola il tempo che impiega il segnale a salire a 1,95 mV ovvero arcsen(0,00195)/(2*PiGreco*f)]

11. Disegnare lo schema di un ADC a inseguimento.

12. Un segnale fonico di ampiezza 3,5 Vpp e banda di frequenza B=2,5KHz viene campionato ad una frequenza Fs=6KHz e convertito in digitale da un ADC a 10 bit avente valore di fondo scala Vpp=5V e tempo di conversione Tc=1us. Determinare l'errore massimo E in LSB commesso durante la conversione e il numero minimo di campioni rispetto al periodo del segnale fonico.

[Risposta: E=5,6 LSB, Nmin=2,4 – Svolgimento: si calcola LSB=Vfs/(2^Nbit)=5/1024=4,88mV, sapendo che il segnale sinusoidale ha pendenza massima nell'origine si calcola il tempo che impiega il segnale a salire a 4,88 mV ovvero arcsen(0,00488/(Vpp/2))/(2*PiGreco*f) dove f=frequenza massima=2500Hz, ovvero Tmin=178ns è il tempo corrispondente a 1 LSB, infine per calcolare l'errore si divide il tempo di conversione per il Tmin e si trova 5,6LSB; per calcolare il numero minimo di campioni si divide la frequenza di campionamento per quella del segnale]

CIRCUITI PER LA PREPARAZIONE PROVA DI VERIFICA SU COMPONENTI DI POTENZA

Il diodo cntrollato SCR commuta, in un tempo estremamente breve, dell'ordine di 0,5 us, se arriva sul gate un impulso positivo rispetto al catodo, di ampiezza tale da mettere il diodo controllato in completa conduzione,

Una volta innescato, il diodo SCR rimane in conduzione senza bisogno di alcuna tensione di comando sul gate.

L'SCR continua a condurre anche quando sul gate vengono applicati altri impulsi di comando.

Per diseccitarlo, cioè per riportarlo allo stato di interdizione, esistono due sistemi:

1) ridurre a zero la tensione fra anodo e catodo,

2) far diventare l'anodo negativo rispetto al catodo.

In questo caso la tensione alternata è molto utile, perché passa per lo zero quando inverte la propria polarità ad ogni semiperiodo.