龍華何慶祥老師網站

2025全國第3梯次

數位電子乙級術科教學

數位電子乙級試題及應檢資料

KiCad新元件庫(New_Library)

試題一四位數顯示裝置

影音解說總複習

原理圖與佈線圖繪製

影音解說電子製圖

"D:\崗位編號_Layout"資料夾中建置專案

佈線圖(PCB Layout)

元件佈置圖列印設定

元件佈置圖(評分項)

佈線圖列印設定

佈線圖(評分項)

元件擺放與裸銅線焊接

元件面(評分項)

佈線面/銅箔面(評分項)

電路設計與晶片規劃

影音解說Verilog HDL程式撰寫、編譯與接腳規劃

"D:\崗位編號_CPLD"資料夾中建置專案

建立新專案

Verilog HDL程式

指定接腳編輯器(Assignment Editor): 文字輸入編輯

元件接腳規劃(Pin Planner): 互動選取方式設定

編譯後程式寫入CPLD

四位數顯示裝置功能展示

四位數顯示裝置：L組顯示內容(評分項)

試題二鍵盤輸入顯示裝置

原理圖與佈線圖繪製

影音解說電子製圖

"D:\崗位編號_Layout"資料夾中建置專案

原理圖(Schematic Diagram)

佈線圖(PCB Layout)

元件佈置圖(評分項)

佈線圖(評分項)

元件擺放與裸銅線焊接

元件面(評分項)

佈線面/銅箔面(評分項)

電路設計與晶片規劃

"D:\崗位編號_CPLD"資料夾中建置專案

指定接腳編輯器(Assignment Editor): 文字輸入編輯

Verilog HDL程式

元件接腳規劃(Pin Planner): 互動選取方式設定

編譯後程式寫入CPLD

鍵盤輸入顯示裝置功能展示

鍵盤輸入顯示裝置：J組顯示內容(評分項)

CPLD Verilog-HDL 下載

Timing Diagram時序圖 (使用https://wavedrom.com/ )

電路合成最佳化

數位電子乙級試題及應檢資料

點選下載「學/術科測試參考資料」：輸入"數位電子"即可下載學科試題、術科試題、繪圖所需元件庫等

點選下載「數位電子乙級術科試題」：可下載術科試題

KiCad新元件庫(New_Library)

下載元件庫

6組符號庫元件(symbol)

7組封裝庫元件(footprint)

試題一四位數顯示裝置

以B組接腳、L組顯示內容為例

影音解說總複習

0.11.試題一原理圖繪製複習.mp4

0.12.試題一PCB繪製複習.mp4

0.13.試題一電路工作原理解說.mp4

原理圖與佈線圖繪製

影音解說電子製圖

1.11.試題一原理圖繪製.mp4

1.12.試題一符號元件與封裝元件對應.mp4

1.13.試題一製作母板封裝標記.mp4 (!!! 2025起新版母板已不需要另製作標記)

1.14.試題一PCB編輯及列印.mp4

"D:\崗位編號_Layout"資料夾中建置專案

原理圖

佈線圖(PCB Layout)

PCB編輯器設定：

長度單位設in,
網格: 0.1 in (2.54 mm),
線徑: 0.02 in (0.5 mm),
佈線層: B.Cu (PgDn),
外觀: 可關閉F.Fab

元件佈置圖列印設定

銅層：F.Cu
工藝層：F.Silkscreen, Edge.Cuts, User1
輸出模式：黑白
列印邊框和標題欄
比例：1:1
設定後選"預覽列印"

元件佈置圖(評分項)

佈線圖列印設定

銅層：B.Cu
工藝層：Edge.Cuts, User1
輸出模式：黑白
列印邊框和標題欄
映像列印
比例：1:1
設定後選"預覽列印"

佈線圖(評分項)

預覽列印

列印(左上角)
印表機：Microsoft Print to PDF
方向：橫向
列印：輸入檔案名稱

pdf列印輸出設定

頁面大小：實際大小
方向：橫向
列印

元件擺放與裸銅線焊接

元件面(評分項)

佈線面/銅箔面(評分項)

Type A

Type B

Type C

Type D

Type E

電路設計與晶片規劃

影音解說Verilog HDL程式撰寫、編譯與接腳規劃

2.11.試題一CPLD專案建立與VerilogHDL模組.mp4

2.12.試題一VerilogHDL程式設計.mp4

2.13.試題一晶片接腳規劃.mp4

"D:\崗位編號_CPLD"資料夾中建置專案

建立新專案

建立專案資料夾及檔案名稱
不變
選擇晶片名稱及場景。
不變
總結資訊

建立新專案

建立專案資料夾及檔案名稱

選擇晶片名稱及場景

總結資訊

新增檔案(Verilog HDL)

Verilog HDL程式

Verilog檔案名稱與module名稱要一致

Verilog HDL完整程式如下

1: 接腳規劃(執行時機：第一次編譯後要進行接腳規劃/需要修正接腳規劃)
2: 程式編譯(執行時機：新編完成Verilog HDL/修正完程式/修正完接腳)
3: 寫入CPLD(必須編譯完程式，且插上USB下載線)

指定接腳編輯器(Assignment Editor): 文字輸入編輯

元件接腳規劃(Pin Planner): 互動選取方式設定

編譯摘要

編譯後程式寫入CPLD

四位數顯示裝置功能展示

四位數顯示裝置：L組顯示內容(評分項)

試題二鍵盤輸入顯示裝置

以B組接腳、J組顯示內容為例

鍵盤結構

影音解說

0.21.試題二鍵盤掃描原理解說.mp4

原理圖與佈線圖繪製

影音解說電子製圖

1.21.試題二繪製原理圖.mp4

1.22.試題二PCB繪圖.mp4

"D:\崗位編號_Layout"資料夾中建置專案

原理圖(Schematic Diagram)

佈線圖(PCB Layout)

元件佈置圖(評分項)

佈線圖(評分項)

Type A

Type B

Type C

Type D

Type E

元件擺放與裸銅線焊接

元件面(評分項)

佈線面/銅箔面(評分項)

電路設計與晶片規劃

影音解說

2.21.試題二CPLD晶片電路設計解說.mp4

2.22.CPLD晶片電路設計使用QuartusII.mp4

2.23.CPLD晶片電路設計使用QuartusII(續).mp4

"D:\崗位編號_CPLD"資料夾中建置專案

指定接腳編輯器(Assignment Editor): 文字輸入編輯

Verilog HDL程式

Verilog檔案名稱與module名稱要一致

Verilog HDL完整程式如下

元件接腳規劃(Pin Planner): 互動選取方式設定

編譯摘要

編譯後程式寫入CPLD

鍵盤輸入顯示裝置功能展示

鍵盤輸入顯示裝置：J組顯示內容(評分項)

CPLD Verilog-HDL 下載

Timing Diagram時序圖 (使用https://wavedrom.com/ )

電路合成最佳化

若 Resource Usage 報告顯示：Logic cells 32/64（50%）其實沒有爆量，但還是 Error (163103): Can't pack LABs / Cannot find fit。
這種狀況通常不是「用量不夠」，而是「某些 LAB（邏輯群組）塞不下」＝產品項(p-terms)/expander/輸出型態/腳位綁定造成的擺放限制。

你這裡最可疑的指標是：

Number of pterms used = 108
Shareable expanders 38/64 (59%)
最高 fan-out 38

這三個很容易讓 MAX3000A 出現「總量還夠，但某一區域 pack 不進去」。

Quartus 設定：讓它「面積優先」

Assignments → Settings → Analysis & Synthesis

Optimization technique：Area

Page updated

Report abuse