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以B組接腳、L組顯示內容為例
建立專案資料夾及檔案名稱
不變
選擇晶片名稱及場景。
不變
總結資訊
建立新專案
建立專案資料夾及檔案名稱
選擇晶片名稱及場景
總結資訊
新增檔案(Verilog HDL)
Verilog檔案名稱與module名稱要一致
Verilog HDL完整程式如下
1: 接腳規劃(執行時機:第一次編譯後要進行接腳規劃/需要修正接腳規劃)
2: 程式編譯(執行時機:新編完成Verilog HDL/修正完程式/修正完接腳)
3: 寫入CPLD(必須編譯完程式,且插上USB下載線)
以B組接腳、J組顯示內容為例
Verilog檔案名稱與module名稱要一致
Verilog HDL完整程式如下