UVM

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verificationacademy.com/verification-methodology-reference/uvm/docs_1.2/html/index.html 

SystemVerilogで遊ぼう

UVMの環境構築！(1) 解説編 – FPGA LAND

• Hello World, in tb_top 

• Hello World, in env 

• Example of APB Master Model 

1. 検証環境の構成の概略を決める

   1. シーケンスとテストベンチの切り分けを決める

      1. シナリオが使うタスクの定義

      2. シナリオからテストベンチへ渡す uvm_sequence_item 継承クラスの定義

      3. テストベンチと DUT を接続するインターフェイスの定義

   2. どの機能をひとつの agent にするかを決める

2. インターフェイスを実装する。インターフェイスを使った DUT のラッパを定義する

3. agent の枠組みを作成する。agent, sequencer, driver, sequence_item の継承クラスを定義し、agent の中で sequencer と driver を接続する。これらの定義を含んだ package を作成する。

4. test, env の継承クラスを定義する。test の中に env があり、env の中に agent のインスタンスがある。

5. トップモジュールを作成する 

6. サンプルシナリオを作る

   1. test の run_phase() の中で、sequence_item を作成し、env 経由で sequencer に item を投げるコードを作って試す

   2. シナリオに対応する sequence と test の継承クラスのペアを作る。test の run_phase() で sequence を生成し、sequencer へ渡す。sequence 内の body() でシナリオを定義する