SYNPS

vcs

vlogan 解析

- -cm line+cond+tgl+fsm+branch

- -assert <keyword_arg>

-P pli.tab

-f filielist -l logfile -liblists lib1+lib2+lib3

-sverilog

-timescale=1ps/1ps

-v libfile -y libdir -libext+.v

assertion を使うときは

vlogan -sverilog +define+ASSERT_ON

+incdir+$VCS_HOME/packages/sva -y $VCS_HOME/packages/sva +libext+.v

<RTL files>

vcs : elaboration

vcs [libname.]designunit -full64 -file filelist

-debug_access+<opt> opt: r

-design_region+<opt> opt:cell,lib,tb,dut

-ntb_opts uvm

simv

-gui

-ucli -do file.cmd

-simprofile time, -simprofile -mem

source protection

`protect ここからする

`protected されている

vcs.cmd

- simv -do vcs.cmd -ucli

- fsdbDumpvars 2 top

URG (Unified Report Generator)

-elfile *.el (from DVE?)

+urg+lic+wait [-lca] -dir simv.vdb -elfile mst.el

How to make exclude file

1. run simv without elfile

2. dve -dir simv.vdb

3. In GUI, right click on the module or instance, then select exclude

4. click the file, select, save all Exclusions

SVA

vlogan +define+ASSERT_ON +incdir+${VCS_HOME}/packages/sva -y ${VCS_HOME}/packages/sva

vcs -assert hier=tio

Verdi

コンパイル時のオプション

vcs

-fsdb

-debug_access // Verdi とのリンクに必要

シミュレーション実行時のオプション

simv

+fsdb+sva_access

Verilog コード中

initial

$fsdbDumpFile("filename");

$fsdbDumpvars (0, tb_top); // dump する最上位階層と下位階層数

$fsdbDumpSVA; // SVA のダンプ

$fsdbDumpoff;

#5000;

$fsdbDumpon;

#10000;

$finish;

Verdi 起動オプション

verdi

-ssf *.fsdb -dbdir simv.daidr

verdi -cov -covdir <DB> -elfile <*.el>

その他

fsdb2vcd, vcd2fsdb

nCompare,nSchema

simv -ucli

FSDB: FastSignalDatabase