트랜지스터 소형화에 따라 Gate-All-Around (GAA) 구조의 nanosheet FET이 등장하였고, 최근 complementary FET (CFET) 이 1nm 이하 노드에서 사용될 것으로 예상되어 많은 연구가 이루어지고 있다. 더불어 backside power delivery network (BSPDN) 구조 역시 주목받으며, CFET과 결합할 경우 셀 면적과 전력 효율을 더욱 향상시킬 수 있다. 이러한 BSPDN을 포함한 CFET 에 대한 공정 및 소자 시뮬레이션을 수행한다.
CFET은 공통 게이트 구조를 기반으로 하기 때문에 nFET과 pFET이 항상 쌍을 이루어야 하는 제약이 존재한다. 이로 인해 SRAM과 같이 nFET과 pFET의 수가 비대칭적으로 구성되는 회로에서는 이러한 제약이 문제가 될 수 있으며, 셀 설계와 배치 최적화에 있어 추가적인 고려가 필요하다. 관련하여 분할 게이트 구조를 적용한 transmission gate를 활용하여 novel CFET SRAM 구조를 제안하고, 특성을 분석하였다.