Min-Seo Jang

Stress calculation for CFET [DC 63]

트렌지스터의 성능을 향상시키기 위해 planar MOSFET 공정부터 stress를 가해 캐리어 이동도를 향상시키는 연구가 이루어졌다. Gate-All-Around (GAA) 및 Complementary FET (CFET)와 같은 차세대 트랜지스터 구조에서도 스트레스를 통한 성능 향상이 필수적이다. 이에 따라 기존의 in-house 공정 에뮬레이션 코드에 스트레스 계산 모듈을 개발 및 통합하였으며, 이를 활용하여 GAA와 monolithic CFET 소자에 대해 공정에 따른 스트레스 분포를 분석하였다.