2.2. Decodificadores

Un decodificador es un circuito combinacional que convierte información binaria de n bits (entradas)

en un máximo de 2n salidas únicas. Si la información codificada de n bits tiene combinaciones no utilizadas, por ejemplo en un decodificador BCD, entonces el decodificador puede tener menos de 2n salidas.

La figura 1 muestra el circuito esquematico basico de un decodificador de 2 entradas y cuatro salidas. Adicionalmente, la figura 1 muestra en forma de un diagrama de tiempos o cronograma las salidas D0, D1, D2 y D3, en funcion de las entradas S1 y S0.

Tanto del circuito como del cronograma podemos deducir que cada una de las salidas de las compuertas AND corresponde a cada uno de los minterms posibles para funciones de dos variables, en este caso representadas por las entradas S1 y S0. Tenemos entonces que

Podemos ver que sumando los minterms correspondientes a una funcion de dos variables, utilizando una compuerta OR, podemos implementar cualquier funcion, siempre que esta sea de dos variables.

No todos los decodificadores son tan simples como el que se muestra en la figura 1. En general, estos tienen una entrada que permite la habilitacion de las salidas. Esta entrada recibe el nombre de enable que significa habilitar. Por convencion la entrada de enable es casi siempre negada, es decir las salidas estan habilitadas siempre que la entrada enable sea 0. La figura 2 muestra un decodificador de dos a cuatro lineas con entrada de habilitacion E1. Notese que las salidas ahora provienen de compuertas NAND, por lo que estas estan complementadas, es decir, son cero cuando la combinacion de entrada les corresponde. Esto se aprecia claramente en el diagrama de tiempos de la figura 2.

Figura 2: Diagrama esquematico y cronograma correspondiente a un decodificador de dos a cuatro

lineas con entrada de habilitacion y salidas complementadas.

La figura 7 presenta el diagrama esquematico y el cronograma correspondiente a un decodificador

de 3 lineas a 8 lineas sin entrada de habilitacion de salidas. Al igual que antes, cada salida

representa un minterm, en este caso, cada uno de los minterms posibles para funciones de tres

variables, esto es

Figura 3: Diagrama esquemático y cronograma correspondiente a un decodificador de tres a ocho líneas con entrada de habilitacíón y salidas complementadas.

Figura 4: Implementación de un decodificador de 3 a 8 líneas utilizando dos decodificadores de 2 a 4 líneas con entrada de habilitación.

Figura 5: Implementación de un Full Adder utilizando un decodificador de 3 a 8 líneas.

Figura 6: Diagrama esquemático y cronograma correspondiente a un multiplexor de dos líneas de selección.

Figura 7: Implementación de la función utilizando un multiplexor de 3 líneas de selección (implementación tipo I).

Figura 8: Implementación de la función:

utilizando un multiplexor de 2 líneas de selección (implementación tipo II).