Patents

32. 신창환*, 최예주, 김명진, "강유전체가 포함된 반도체 소자의 전기적 특성 최적화 시뮬레이션 방법 및 그 시스템" 국내특허출원, 2025.04.

31. 신창환*, 최예주, 한창우, "공정 편차가 반영된 트랜지스터 기반 SRAM  회로의 동작 특성 평가 방법 및 그 시스템" 국내특허출원, 2025.04.

30. 신창환*, 최예주, "반도체 장치 및 이의 제조 방법" 국내특허출원, 2025.04.

29. 신창환*, 최예주, "CF4/O2 플라즈마 표면처리에 따른 강유전체의 기본 소자의 제조 방법" 국내특허출원, 2025.03.

28. 신창환*, 추대영, 한동환, "금속 이온 이동 장벽 층이 삽입된 저항 변화 소자 및 이를 포함하는 자기장 보조 문턱 스위칭 소자" 국내특허출원, 2025.02.

27. 신창환*, 윤지영, 윤석찬, "SEMICONDUCTOR MEMORY DEVICE CAPABLE OF MITIGATING ROW HAMMER EFFECT" 국외미국출원, 2024.12.

26. 신창환*, 윤지영, 윤석찬, "로우 해머 현상을 완화할 수 있는 반도체 메모리 장치" 국내특허출원, 2024.08.

25. 신창환*, 최기훈, "나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노 나노전자기계 메모리 셀의 제조 방법" 국내특허출원, 2018.08. (2020.04.28 등록)

24. 신창환*, 신재민, "반도체 디바이스 및 반도체 디바이스의 제조 방법" 국내특허출원, 2017.11. (2019.08.26 등록)

23. 신창환*, 박진영, "반도체 디바이스 및 반도체 디바이스의 제조 방법" 국내특허출원, 2017.11. (2019.09.23 등록)

22. 신창환*, 박재수, "반도체 소자 및 반도체 소자의 제조 방법" 국내특허출원, 2017.10. (2019.05.29 등록)

21. 신창환*, 고은아, "NEGATIVE CAPACITANCE FET DEVICE WITH REDUCED HYSTERESIS WINDOW" 국외미국출원, 2017.03. (2023.03.27 등록)

20. 신창환*, 고은아, "NEGATIVE CAPACITANCE FINFET DEVICE AND MANUFACTURING METHOD OF THE SAME" 국외미국출원, 2017.03. (2017.11.28 등록)

19. 신창환*, 최기훈, "테이퍼 형상의 빔을 가진 릴레이 소자의 제조 방법 및 테이퍼 형상의 빔을 가진 릴레이 소자" 국내특허출원, 2017.02. (2018.11.30 등록)

18. 신창환*, 이현재, "네거티브 캐패시턴스 반도체 소자에 대한 특성 분석 방법 및 네거티브 캐패시턴스 반도체 소자를 포함하는 전기 회로를 시뮬레이션하는 방법" 국내특허출원, 2017.02. (2018.10.11 등록)

17. 신창환*, 고은아, "네거티브 캐패시턴스 핀펫 소자 및 제조 방법" 국외미국출원, 2016.12. (2018.05.14 등록)

16. 신창환*, 오상헌, "3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness)에 대한 분석 방법 및 장치" 국내특허출원, 2016.06. (2017.03.31 등록)

15. 신창환*, 이현재, "수직 구조 터널 전계 효과 트랜지스터 및 그 제조 방법" 국내특허출원, 2016.01. (2017.05.30 등록)

14. 신창환*, 이현재, "RDF에 따른 임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법" 국내특허출원, 2016.01. (2017.05.23 등록)

13. 신창환*, 이현재, "임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법" 국내특허출원, 2016.01. (2017.05.23 등록)

12. 신창환*, 이현재, "LER에 따른 임의 변화를 최소화하는 디자인 파라미터 결정 장치 및 결정 방법" 국내특허출원, 2016.01. (2017.05.23 등록)

11. 신창환*, 조재성, 조가람, "반도체 장치" 국내특허출원, 2015.11. (2017.05.31 등록)\

10. 신창환*, 조재성, "하이브리드 반도체 소자 및 하이브리드 반도체 모듈" 국내특허출원, 2015.05. (2016.07.07 등록)

9. 신창환*, 조재성, "하이브리드 반도체 소자 및 그 제조 방법" 국내특허출원, 2015.05. (2016.07.07 등록)

8. 신창환*, 이현재, "전계 강화 터널 전계 효과 트랜지스터" 국내특허출원, 2015.04. (2017.02.01 등록)

7. 신창환*, 이교섭, "최악의 경우를 샘플링하는 SRAM 성능 마진 평가 장치 및 방법" 국내특허출원, 2015.01. (2016.09.27 등록)

6. 신창환*, 조재성, "토폴로지컬 절연체를 이용한 네거티브 캐패시터를 구비하는 트랜지스터 및 그 제조 방법" 국내특허출원, 2014.10. (2016.03.16 등록)

5. 신창환*, 조재성, "강유전체를 이용한 네거티브 캐패시터를 구비하는 트랜지스터 및 그 제조 방법" 국내특허출원, 2014.10. (2016.05.17 등록)

4. 신창환*, 남효현, "터널링 전계효과 트랜지스터의 일함수 분산 결정 장치 및 방법" 국내특허출원, 2014.09. (2015.12.04 등록)

3. 신창환, "SRAM용 워드라인 전압 조절기" 국내특허출원, 2014.04. (2015.10.06 등록)

2. 신창환, 남효현, "3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법" 국내특허출원, 2014.02. (2015.6.22 등록)

1. 신창환, 남효현, "평판 트랜지스터의 일함수 분산 결정 장치 및 방법" 국내특허출원, 2014.02. (2015.03.24 등록)

(The list prior to 2012.12)

P1) Changhwan Shin, and Tsu-Jae King Liu,

   “Notch-less six-transistor Static-Random-Access-Memory (6-T SRAM) Cell Design,” September 2010 (US patent).

P2) Changhwan Shin, and Tsu-Jae King Liu,

      “Novel six-transistor Static-Random-Access-Memory (6-T SRAM) Cell Design for high manufacturability and robustness to failure,” February 2011 (US patent).

P3) Changhwan Shin, and Liane Gunnison,

   “Programmable and Revivable Static-Random-Access-Memory (6-T SRAM) Cell Design at 20nm technology node and beyond, with high manufacturability,” September 2011 (US patent).