Activity (JA)
最終更新: 2022年4月1日
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発表文献
論文誌
Yafei Ou, Prasoon Ambalathankandy, Shinya Takamaeda-Yamazaki, Masato Motomura, Tetsuya Asai, and Masayuki Ikebe: Real-time tone mapping: a survey and cross-implementation hardware benchmark, IEEE Transactions on Circuits and Systems for Video Technology, February 2021.
Kota Shiba, Tatsuo Omori, Kodai Ueyoshi, Shinya Takamaeda-Yamazaki, Masato Motomura, Mototsugu Hamada, and Tadahiro Kuroda: A 96-MB 3D-Stacked SRAM Using Inductive Coupling With 0.4-V Transmitter, Termination Scheme and 12:1 SerDes in 40-nm CMOS, IEEE Transactions on Circuits and Systems I: Regular Papers, Vol.68, No.2, pp.692-703, Febuary 2021.
Kazutoshi Hirose, Shinya Takamaeda-Yamazaki, Jaehoon Yu, and Masato Motomura: Selective Fine-Tuning on a Classifier Ensemble: Realizing Adaptive Neural Networks With a Diversified Multi-Exit Architecture, IEEE Access, Vol.9, pp.6179-6187, 2021.
Kasho Yamamoto, Kazushi Kawamura, Kota Ando, Normann Mertig, Takashi Takemto, Masanao Yamaoka, Hiroshi Teramoto, Akira Sakai, Shinya Takamaeda-Yamazaki, and Masato Motomura: STATICA: A 512-Spin 0.25M-Weight Annealing Processor with an All-Spin-Updates-at-Once Architecture for Combinatorial Optimization with Complete Spin-Spin Interactions, IEEE Journal of Solid-State Circuits, Vol.56, Issue.1, pp.165-178, October 2020.
Yuki Hirayama, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: A Hardware-efficient Weight Sampling Circuit for Bayesian Neural Networks, International Journal of Networking and Computing, Vol.10, No.2, pp.84-93, July 2020.
本村 真人, 高前田 伸也, 植吉 晃大, 安藤 洸太, 廣瀨 一俊: 深層ニューラルネットワーク向けプロセッサ技術の実例と展望, 電子情報通信学会論文誌C招待論文, Vol.J103-C, No.5, pp.288-297, May 2020.
Prasoon Ambalathankandy, Masayuki Ikebe, Takashi Yoshida, Takeshi Shimada, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: An Adaptive Global and Local Tone Mapping Algorithm Implemented on FPGA, IEEE Transactions on Circuits and Systems for Video Technology, Vol.29, 2019.
Kasho Yamamoto, Masayuki Ikebe, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: FPGA-based annealing processor with time-division multiplexing, IEICE Transactions on Information and Systems, Vol.E102-D, 2019.
Kota Ando, Kodai Ueyoshi, Yuka Oba, Kazutoshi Hirose, Ryota Uematsu, Takumi Kudo, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, and Masato Motomura: Dither NN: hardware/algorithm co-design for accurate quantized neural networks, IEICE Transactions on Information and Systems, Vol.E102-D, 2019.
Tatsuya Kaneko, Kentaro Orimo, Itaru Hida, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: A Study on a Low Power Optimization Algorithm for an Edge-AI Device, IEICE Transactions on Nonlinear Theory and Its Applications, Vol.10, No.4, pp.373-389, October 2019.
Tatsuya Kaneko, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: Hardware-Oriented Algorithm and Architecture for Generative Adversarial Networks, Journal of Signal Processing, Vol.23, No.4, pp.151-154, July 2019.
Kodai Ueyoshi, Kota Ando, Kazutoshi Hirose, Shinya Takamaeda-Yamazaki, Mototsugu Hamada, Tadahiro Kuroda, and Masato Motomura: QUEST: Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96-MB 3D SRAM Using Inductive Coupling Technology in 40-nm CMOS, IEEE Journal of Solid-State Circuits, Vol.54, pp.186-196, January 2019.
Kazutoshi Hirose, Ryota Uematsu, Kota Ando, Kodai Ueyoshi, Masayuki Ikebe, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: Quantization Error-Based Regularization for Hardware-Aware Neural Network Training, IEICE Transactions on Nonlinear Theory and Its Applications, Vol.9, No.4, pp.453-465, October 2018.
Prasoon Ambalathankandy, Shinya Takamaeda-Yamazaki, Masato Motomura, Masayuki Ikebe, Tetsuya Asai, and Hotaka Kusano: Real-Time HDTV to 4K and 8K-UHD Conversions using Anti-Aliasing based Super Resolution Algorithm on FPGA, Microprocessors and Microsystems, Vol.61, pp.21-31, September 2018.
Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Tadahiro Kuroda, and Masato Motomura: BRein Memory: A Single-chip Binary/Ternary Reconfigurable In-memory Deep Neural Network Accelerator Achieving 1.4TOPS at 0.6W, IEEE Journal of Solid-State Circuits, Vol. 12, pp.983-994, February 2018.
Hoang Gia Vu, Shinya Takamaeda-Yamazaki, Takashi Nakada, and Yasuhiko Nakashima: A Tree-based Checkpointing Architecture for the Dependability of FPGA Computing, IEICE Transactions on Information and Systems, Vol.E101-D, No.2, pp.288-302, February 2018.
Aoi Tanibata, Alexandre Schmid, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: Protocomputing Architecture over a Digital Medium Aiming at Real-Time Video Processing, Complexity, Vol. 2018, pp.3618621-1-11, February 2018.
Takuto Tsuji, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: 6-DoF Camera Position and Posture Estimation based on Local Patches of Image Sequence, Journal of Signal Processing, Vol.21, July 2017.
Itaru Hida, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: An Energy-Efficient Dynamic Branch Predictor with a Two-Clock-Cycle Naive Bayes Classifier for Pipelined RISC Microprocessors, IEICE Transactions on Nonlinear Theory and Its Applications, Vol.8, No.3, pp.235-245, July 2017.
Kota Ando, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, and Masato Motomura: A Multithreaded CGRA for Convolutional Neural Network Processing, Circuits and Systems, Vol.8, No.6, pp.149-170, June 2017.
Itaru Hida, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: A High Performance and Energy Efficient Microprocessor with a Novel Restricted Dynamically Reconfigurable Accelerator, Circuits and Systems, Vol.8, No.5, pp.134-147, May 2017.
菊谷 雄真, 山野 龍佑, 高前田 伸也, 梅本 敏孝, 小幡 卓司, 早川 潔: CPU/FPGA混載デバイスにおけるFPGAアクセラレータ機構利用の検討, 一般社団法人数理科学会 論文集, Vol.18, No.1, pp.9-14, March 2017.
渡邊 実, 佐野 健太郎, 高前田 伸也, 三好 健文, 中條 拓伯:FPGAハードウエア・アクセラレーション向け日の丸高位合成ツール, 電子情報通信学会論文誌B招待論文, Vol.J100-B, No.1, pp.1-10, January 2017.
Yuttakon Yuttakonkit, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: Performance Optimization of Light-field Applications on GPU, IEICE Transactions on Information and Systems, Vol.E99-D, No.12, pp.3072-3081, December 2016.
Shinya Takamaeda-Yamazaki, Hiroshi Nakatsuka, Yuichiro Tanaka, and Kenji Kise: Ultrasmall: A Tiny Soft Processor Architecture with Multi-Bit Serial Datapaths for FPGAs, IEICE Transactions on Information and Systems, Vol.E98-D, No.12, pp.2150-2158, December 2015.
Yoshikazu Inagaki, Shinya Takamaeda-Yamazaki, Jun Yao, and Yasuhiko Nakashima: Performance Evaluation of a 3D-Stencil Library for Distributed Memory Array Accelerators, IEICE Transactions on Information and Systems, Vol.E98-D, No.12, pp.2141-2149, December 2015.
高前田 伸也, 佐藤 真平, 藤枝 直輝, 三好 健文, 吉瀬 謙二: メニーコアアーキテクチャのHW評価環境ScalableCoreシステム, 情報処理学会論文誌コンピューティングシステム, Vol.4, No.1, pp.24-42, February 2011.
国際会議
Keisuke Kamahori and Shinya Takamaeda-Yamazaki: GBA: Guided Branch Approximation, The Fourth Young Architect Workshop (YArch 2022) (Co-located with ASPLOS 2022), March 2022.
Yoshiki Fujiwara and Shinya Takamaeda-Yamazaki: ASBNN: Acceleration of Bayesian Convolutional Neural Networks by Algorithm-hardware Co-design, The 32nd IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2021), July 2021.
Nobuho Hashimoto and Shinya Takamaeda-Yamazaki: An FPGA-Based Fully Pipelined Bilateral Grid for Real-Time Image Denoising, 31st International Conference on Field-Programmable Logic and Applications (FPL 2021), August 2021.
Kota Shiba, Tatsuo Omori, Kodai Ueyoshi, Kota Ando, Kazutoshi Hirose, Shinya Takamaeda-Yamazaki, Masato Motomura, Mototsugu Hamada, Tadahiro Kuroda: A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12:1 SerDes, 2020 IEEE International Symposium on Circuits and Systems (ISCAS 2020), Seville, Spain, pp.1-5, May 2020.
Taiga Ikeda, Kento Sakurada, Atsuyoshi Nakamura, Masato Motomura, and Shinya Takamaeda-Yamazaki: Hardware/Algorithm Co-optimization for Fully-Parallelized Compact Decision Tree Ensembles on FPGAs, 16th International Symposium on Applied Reconfigurable Computing (ARC 2020), Universidad de Castilla-La Mancha, Toledo, Spain, April 2020.
Kasho Yamamoto, Kota Ando, Normann Mertig, Takashi Takemoto, Masanao Yamaoka, Hiroshi Teramoto, Akira Sakai, Shinya Takamaeda-Yamazaki, and Masato Motomura: STATICA: A 512-Spin 0.25M-Weight Full-Digital Annealing Processor with a Near-Memory All-Spin-Updates-at-Once Architecture for Combinatorial Optimization with Complete Spin-Spin Interactions, 2020 International Solid-State Circuits Conference (ISSCC 2020), San Francisco, USA, February 2020.
Prasoon Ambalathankandy, Yafei Ou, Jyotsna Kochiyil, Shinya Takamaeda-Yamazaki, Masato Motomura, Tetsuya Asai, and Masayuki Ikebe: Radiography Contrast Enhancement: Smoothed LHE Filter, a Practical Solution for Digital X-rays with Mach Band, 2019 International Conference on Digital Image Computing: Techniques and Applications, University of Western Australia, Perth, Australia, December 2019.
Shinya Takamaeda-Yamazaki, Shinya Fujisawa, and Shuichi Fujisaki: NNgen: A Model-Specific Hardware Synthesis Compiler for Deep Neural Network (Demonstration), Thirty-third Conference on Neural Information Processing Systems (NeurIPS 2019),Vancouver Convention Center, December 10, 2019.
Yuki Hirayama, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: A Resource-Efficient Weight Sampling Method for Bayesian Neural Networks Accelerators, The 7th International Symposium on Computing and Networking (CANDAR 2019), Nagasaki Civic Center, Nagasaki, Japan, November 2019.
Yuka Oba, Kota Ando, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: DeltaNet: Differential Binary Neural Network, IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2019) (Poster), Cornell Tech, New York, USA, p.39, July 2019.
Tatsuya Kaneko, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: Hardware-oriented Algorithm and Architecture for Generative Adversarial Networks (NCSP’19 Student Paper Award), The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA, March 2019.
Shunya Suzuki, Seunggoo Rim, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: Experimental Demonstration of Physical Reservoir Computing with Nonlinear Electronic Devices, The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA, March 2019.
Koyo Minamikawa, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: FPGA-based FORCE Learning Accelerator towards Real-time Online Reservoir Computing, The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA, March 2019.
Tatsuya Kaneko, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: Ternarized Backpropagation: A Hardware-oriented Optimization Algorithm for Edge-oriented AI Devices, The 7th RIEC International Symposium on Brain Functions and Brain Computer, Research Institute of Electrical Communication, Tohoku University, Sendai, Japan, February 22-23, 2019.
Seunggoo Rim, Shunya Suzuki, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: Approach to Reservoir Computing with Schmitt Trigger Oscillator-based Analog Neural Circuits (Best Paper Award), The 7th Japan-Korea Joint Workshop on Complex Communication Sciences, C5, Alpensia, Pyengonchang, Korea, January 2019.
Kota Ando, Yuka Oba, Kazutoshi Hirose, Ryota Uematsu, Takumi Kudo, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, and Masato Motomura: Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware (Best Paper Award), The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan, December 2018.
Prasoon Ambalathankandy, Takeshi Shimada, Shinya Takamaeda-Yamazaki, Masato Motomura, Tetsuya Asai, and Masayuki Ikebe: Analysis of Smoothed LHE Methods for Processing Images with Optical Illusions, IEEE International Conference on Visual Communications and Image Processing (VCIP 2018), Tempus Hotel Taichung , Taichung, Taiwan, December 2018.
Tatsuya Kaneko, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: A Study on Ternary Back Propagation Algorithm for Embedded Egde-AI Processing, Joint Workshop of UCL-ICN, NTT, UCL-Gatsby and AIBS: Analysis and Synthesis for Human/Artificial Cognition and Behaviour, Seaside House, Okinawa Institute of Science and Technology, Okinawa, Japan, October 2018.
Takumi Kudo, Kodai Ueyoshi, Kota Ando, Kazutoshi Hirose, Ryota Uematsu, Yuka Oba, Masayuki Ikebe, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: Area and Energy Optimization for Bit-Serial Log-Quantized DNN Accelerator with Shared Accumulators, IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC 2018), Vietnam National University, Hanoi, Vietnam, September 2018.
Takeshi Shimada, Masayuki Ikebe, Prasoon Ambalathankandy, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: Sparse Disparity Estimation using Global Phase Only Correlation for Stereo Matching Acceleration, 2018 IEEE International Conference on Acoustics Speech and Signal Processing (ICASSP 2018) (Poster), Calgary Telus Convention Center, Alberta, Canada, April 2018.
Ryota Uematsu, Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, and Masato Motomura: Exploring CNN Accelerator Design Space on a Dynamically Reconfigurable Hardware Platform (IEEE CEDA All Japan Joint Chapter SASIMI Young Researcher Award), The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan, March 2018.
Naoto Iwamaru, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: A Novel Iris-Center Detection Algorithm Towards Gaze Estimation Targeting Molecular Cellular Automata, International Workshop on Molecular Architectonics 2018 (Poster), Osaka University, Osaka, Japan, March 2018.
Kodai Ueyoshi, Kota Ando, Kazutoshi Hirose, Shinya Takamaeda-Yamazaki, Junichiro Kadomoto, Tomoki Miyata, Mototsugu Hamada, Tadahiro Kuroda, and Masato Motomura: QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS (Silkroad Award), 2018 International Solid-State Circuits Conference (ISSCC 2018), San Francisco, February 2018.
Shinya Takamaeda-Yamazaki, Kodai Ueyoshi, Kota Ando, Ryota Uematsu, Kazutoshi Hirose, Masayuki Ikebe, Tetsuya Asai, and Masato Motomura: Accelerating Deep Learning by Binarized Hardware, Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia, December 2017.
Kazutoshi Hirose, Kota Ando, Kodai Ueyoshi, Masayuki Ikebe, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: Quantization Error-based Regularization in Neural Networks, Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017) (Poster), Peterhouse College, Cambridge, England, December 2017.
Itaru Hida, Kodai Ueyoshi, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: Sign-Invariant Unsupervised Learning Facilitates Weighted-Sum Computation in Analog Neural-Network Devices, 2017 International Symposium on Nonlinear Theory and Its Applications, Cancun International Convention Center, Cancun, Mexico, December 2017.
Kazutoshi Hirose, Ryota Uematsu, Kota Ando, Kentaro Orimo, Kodai Ueyoshi, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, and Masato Motomura: Logarithmic Compression for Memory Footprint Reduction in Neural Network Training, 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan, November 2017.
Kazutoshi Hirose, Ryota Uematsu, Kota Ando, Kodai Ueyoshi, Masayuki Ikebe, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: A Regularization Approach for Quantized Neural Networks, International Workshop on Highly Efficient Neural Networks Design (HENND 2017) (Poster), Lotte Hotel City Center, Seoul, Korea, October 2017.
Aoi Tanibata, Alexandre Schmid, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: FPGA Implementation of Edge-Guided Pattern Generation for Motion-Vector Estimation of Textureless Objects, 27th International Conference on Field Programmable Logic and Applications (FPL 2017) (Demo Night), Culture and Convention Center Het Pand, Ghent, Belgium, September 2017.
Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Tetsuya Asai, Tadahiro Kuroda, and Masato Motomura: In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks, 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA, August 2017.
Kodai Ueyoshi, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, and Masato Motomura: Hardware Accelerator Design for Convolutional Neural Networks with Low Bit Precision, GI-CoRE GSQ, GSB, and IGM Joint Symposium -Quantum, Informatics, Biology, and Medicine, Hokkaido University, Japan, July 2017.
Itaru Hida, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: A Versatile and Energy-Efficient Reconfigurable Accelerator for Embedded Microprocessors, GI-CoRE GSQ, GSB, and IGM Joint Symposium -Quantum, Informatics, Biology, and Medicine, Hokkaido University, Japan, July 2017.
Kasho Yamamoto, Masayuki Ikebe, Tetsuya Asai, Masato Motomura, and Shinya Takamaeda-Yamazaki: Time-Division Multiplexing Ising Machine on FPGAs, GI-CoRE GSQ, GSB, and IGM Joint Symposium -Quantum, Informatics, Biology, and Medicine, Hokkaido University, Japan, July 2017.
Kasho Yamamoto, Huang Weiqiang, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, and Masato Motomura: A Time-Division Multiplexing Ising Machine on FPGAs, International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2017), Ruhr University, Bochum, Germany, June 2017.
Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, Tadahiro Kuroda, and Masato Motomura: BRein Memory: A 13-Layer 4.2 K Neuron/0.8 M Synapse Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator in 65 nm CMOS, 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan, June 2017.
Hoang Gia Vu, Shinya Takamaeda-Yamazaki, Takashi Nakada, and Yasuhiko Nakashima: CPRring: A Structure-aware Ring-based Checkpointing Architecture for FPGA Computing, The 25th IEEE International Symposium on Field-Programmable Custom Computing Machines (FCCM2017) (Poster), April 2017.
Kasho Yamamoto, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, and Masato Motomura: A Scalable Ising Model Implementation on an FPGA, IEEE Symposium on Low-Power and High-Speed Chips 2017 (COOL Chips 20) (Poster), April 2017.
Takuto Tsuji, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Masato Motomura, and Tetsuya Asai: 6-DoF Camera-Position and Posture Estimation based on Local Patches of Image Sequence (NCSP’17 Student Paper Award), 2017 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP 2017), Hyatt Regency Guam, Guam, USA, February 2017.
Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Tetsuya Asai, and Masato Motomura: Throughput Analysis of a Data-flow Reconfigurable Array Architecture for Convolutional Neural Networks, The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan, February 2017.
Hoang Gia Vu, Supasit Kajkamhaeng, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: CPRtree: A Tree-based Checkpointing Architecture for Heterogeneous FPGA Computing, 4th International Symposium on Computing and Networking (CANDAR 2016), November 2016.
Keisuke Fujimoto, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: Stop the World: A Lightweight Runtime Power-Capping Mechanism for FPGAs, 4th International Workshop on Computer Systems and Architectures (CSA 2016), November 2016.
Hiromasa Kato, Satoshi Shimaya, Keisuke Fujimoto, Tomoya Kameda, Tran Thi Hong, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: CPU Meets VR: A Scalable 3D Representation of Manycores for Behavior Analysis, 4th International Workshop on Computer Systems and Architectures (CSA 2016), November 2016.
Shohei Takeuchi, Yuttakon Yuttakonkit, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: A Distributed Memory Based Embedded CGRA for Accelerating Stencil Computations, 3rd International Workshop on Computer Systems and Architectures (CSA’15), December 2015.
Thi Hong Tran, Hiromasa Kato, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: Performance Evaluation of 802.11a Viterbi Decoder for IoT Applications, 8th International Conference on Advanced Technologies for Communications (ATC 2015), October 2015.
Masakazu Tanomoto, Shinya Takamaeda-Yamazaki, Jun Yao, and Yasuhiko Nakashima: A CGRA-based Approach for Accelerating Convolutional Neural Networks, IEEE 9th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC-15), pp.73-80, September 2015. [slide]
Shinya Takamaeda-Yamazaki: Pyverilog: A Python-based Hardware Design Processing Toolkit for Verilog HDL, 11th International Symposium on Applied Reconfigurable Computing (ARC 2015) (Poster), Lecture Notes in Computer Science, Vol.9040/2015, pp.451-460, April 2015.
Shohei Takeuchi, Thi Hong Tran, Shinya Takamaeda, and Yasuhiko Nakashima: A Parameterized Many Core Simulator for Design Space Exploration (Featured Poster Award), IEEE Symposium on Low-Power and High-Speed Chips 2015 (COOL Chips XVIII) (Poster), Yokohama Japan, April 2015.
Shinya Takamaeda-Yamazaki, and Kenji Kise: A Framework for Efficient Rapid Prototyping by Virtually Enlarging FPGA Resources, 2014 International Conference on ReConFigurable Computing and FPGAs (ReConFig 2014), December 2014. [slide]
Yoshikazu Inagaki, Shinya Takamaeda-Yamazaki, Jun Yao, and Yasuhiko Nakashima: Performance Evaluation of a 3D-Stencil Library for Distributed Memory Array Accelerators, International Workshop on Computer Systems and Architectures (CSA’14) (held in conjunction with CANDAR’14), December 2014.
Shinya Takamaeda-Yamazaki, and Kenji Kise: flipSyrup: Cycle-Accurate Hardware Simulation Framework on Abstract FPGA Platforms, 24th International Conference on Field Programmable Logic and Applications (FPL 2014) (Poster), September 2014.
Hiroshi Nakatsuka, Yuichiro Tanaka, Thiem Van Chu, Shinya Takamaeda-Yamazaki, and Kenji Kise: Ultrasmall: The Smallest MIPS Soft Processor, 24th International Conference on Field Programmable Logic and Applications (FPL 2014) (Poster), September 2014.
Shinya Takamaeda-Yamazaki, Kenji Kise, and James C. Hoe: PyCoRAM: Yet Another Implementation of CoRAM Memory Architecture for Modern FPGA-based Computing, Workshop on the Intersections of Computer Architecture and Reconfigurable Logic (CARL 2013) (Co-located with MICRO-46), December 2013. [slide]
Ryohei Kobayashi, Shinya Takamaeda-Yamazaki, and Kenji Kise: Towards a Low-Power Accelerator of Many FPGAs for Stencil Computations, Workshop on Challenges on Massively Parallel Processors (CMPP 2012) (in conjunction with ICNC’12), pp.343-349, December 2012.
Takakazu Ikeda, Shinya Takamaeda-Yamazaki, Naoki Fujieda, Shimpei Sato, and Kenji Kise: Read Density Aware Fair Memory Scheduling (Performance Track Award), 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC) (in conjunction with ISCA-39), June 2012.
Shinya Takamaeda-Yamazaki, Shintaro Sano, Yoshito Sakaguchi, Naoki Fujieda, and Kenji Kise: ScalableCore System: A Scalable Many-core Simulator by Employing Over 100 FPGAs, 8th International Symposium on Applied Reconfigurable Computing (ARC 2012), Lecture Notes in Computer Science, Vol.7199/2012, pp.138-150, March 2012. [slide]
Shinya Takamaeda-Yamazaki, Ryosuke Sasakawa, Yoshito Sakaguchi, and Kenji Kise: An FPGA-based Scalable Simulation Accelerator for Tile Architectures, ACM COMPUTER ARCHITECTURE NEWS, Vol.39, No.4, pp.38-43, September 2011 (International Workshop on Highly-Efficient Accelerators and Reconfigurable Technologies HEART2011, pp.35-40, June 2011). [slide]
Shimpei Sato, Shinya Takamaeda, and Kenji Kise: DMR mode of SmartCore system, IEEE Pacific Rim International Symposium on Dependable Computing (PRDC’10) (Poster), National Institute of Informatics Japan, December 2010.
Shinya Takamaeda, Shimpei Sato, Takefumi Miyoshi, and Kenji Kise: SmartCore System for Dependable Many-core Processor with Multifunction Routers, International Conference on Networking and Computing (ICNC’10), pp.133-139, November 2010. [slide]
Yuhta Wakasugi, Naoki Fujieda, Shinya Takamaeda, and Kenji Kise: MipsCoreDuo: A Multifunction Dual-core Processor, International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), pp.587-590, December 2009.
Shinya Takamaeda, Shimpei Watanabe, Takefumi Miyoshi, and Kenji Kise: ScalableCore: The Concept of Practical and Low-Cost Prototyping System for Many-Core Processor Research and Education, The 4th Workshop on Architectural Research Prototyping (WARP 2009) (in conjunction with ISCA 2009), Austin, June 2009.
Shinya Takamaeda, Shimpei Watanabe, Shimpei Sato, Koh Uehara, Yuhta Wakasugi, Naoki Fujieda, Yosuke Mori, and Kenji Kise: ScalableCore : High-Speed Prototyping System for Many-Core Processors, IEEE International Symposium on Low-Power and High-Speed Chips (COOL Chips 2009) (Poster), Yokohama Japan, p.161, April 2009.
査読付き国内会議
熊澤 輝顕, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化, 第 30回回路とシステムワークショップ, 於 北九州国際会議場, 2017年5月11日発表, May 2017.
Keisuke Fujimoto, Takashi Nakada, Shinya Takamaeda-Yamazaki, and Yasuhiko Nakashima: A Multi-Level Power-Capping Mechanism for FPGAs (Outstanding M2 Student Award (OM2)), The 1st. cross-disciplinary Workshop on Computing Systems, Infrastructures, and Programming (xSIG 2017), April 2017.
笹河 良介, 藤枝 直輝, 高前田（山崎） 伸也, 吉瀬 謙二: ネットワークオンチップにおける仮想チャネル利用法の再考と評価, 先進的計算基盤システムシンポジウムSACSIS2013論文集, 於 仙台国際センター, pp.170-178, May 2013.
小林 諒平, 高前田（山崎） 伸也, 吉瀬 謙二: 多数の小容量FPGAを用いたスケーラブルなステンシル計算機の開発, 先進的計算基盤システムシンポジウムSACSIS2013論文集, 於 仙台国際センター, pp.179-187, May 2013.
小林 諒平, 佐野 伸太郎, 高前田（山崎） 伸也, 吉瀬 謙二: メッシュ接続FPGAアレーにおける高性能ステンシル計算, 先進的計算基盤システムシンポジウムSACSIS2012論文集, 於 神戸国際会議場, pp.142-149, 2012年5月17日発表, May 2012.
高前田 伸也, 渡邉伸平, 姜軒, 植原昂, 藤枝直輝, 三好健文, 吉瀬謙二: メニーコアアーキテクチャのHW評価環境ScalableCoreシステムの開発, 先進的計算基盤システムシンポジウムSACSIS2010論文集, 於 奈良県新公会堂, pp.287-294, 2010年5月28日発表, May 2010. [slide]
植原 昂, 佐藤 真平, 高前田 伸也, 渡邉 伸平, 吉瀬 謙二: メニーコアプロセッサのHW/SW研究開発を加速する実用的な基盤環境, 先進的計算基盤システムシンポジウムSACSIS2009論文集, 於 広島国際会議場, pp.199-207, 2009年5月29日発表, May 2009.
研究会・全国大会等
平山 侑樹, 高前田 伸也: 共分散行列近似による効率的な決定論的ベイジアン深層学習, 人工知能学会 第119回人工知能基本問題研究会 (SIG-FPAI), 於 オンライン, 2022年3月23日発表, March 2022.
久保 龍哉, 小池 亮, 高前田 伸也: 不揮発性メインメモリにおける効率的な整合性検証手法の検討（電子情報通信学会コンピュータシステム研究会優秀若手発表賞）, 情報処理学会研究報告2021-ARC-248, No.62, pp.1-10, 2022年3月11日発表, March 2022.
菅 研吾, 高前田 伸也: 高帯域幅メモリ搭載FPGAを用いたランダムアクセス指向メモリアーキテクチャとプログラミングモデルの検討, 情報処理学会研究報告2021-ARC-248, No.44, pp.1-5, 2022年3月11日発表, March 2022.
橋本 信歩, 高前田 伸也: 機械学習ベースの動画像処理における近似計算手法の検討, 電子情報通信学会研究会報告CPSY2021-59, pp.85-90, 2022年3月11日発表, March 2022.
劉 世芾, 高前田 伸也: 連合強化学習における蒸留手法の検討, 電子情報通信学会研究会報告CPSY2021-52, pp.44-49, 2022年3月10日発表, March 2022.
空閑 康太, 高前田 伸也: CNNのクラスタリングによる圧縮と推論アクセラレータの検討, 電子情報通信学会研究会報告CPSY2021-51, pp.38-43, 2022年3月10日発表, March 2022.
筒井 政成, 高前田 伸也: 隠れニューラルネットワークに基づく連合学習の通信量削減手法（電子情報通信学会コンピュータシステム研究会優秀若手発表賞）, 電子情報通信学会研究会報告CPSY2021-50, pp.32-37, 2022年3月10日発表, March 2022.
釜堀 恵輔, 高前田 伸也: 分岐命令の選択的近似による決定木アンサンブルの高速化, 情報処理学会研究報告2021-ARC-248, No.1, pp.1-4, 2022年3月10日発表, March 2022.
藤原 良樹, 高前田 伸也: アルゴリズム・ハードウェア協調設計によるベイジアン畳み込みニューラルネットワークの高速化, 情報処理学会研究報告2021-ARC-245, No.19, pp.1-9, 2021年7月21日発表, July 2021.
小池 亮, 高前田 伸也: セキュアな不揮発性メモリのクラッシュ一貫性支援の高速化 (情報処理学会システム・アーキテクチャ研究会若手奨励賞), 情報処理学会研究報告2021-ARC-245, No.7, pp.1-10, 2021年7月20日発表, July 2021.
橋本 信歩, 高前田 伸也: FPGAを用いたフルパイプラインによるバイラテラルフィルタの高速化手法 (電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞), 電子情報通信学会研究会報告RECONF2021-8, pp.38-43, 2021年6月9日発表, June 2021.
平山 侑樹, 浅井 哲也, 本村 真人, 高前田 伸也: 決定論的変分推論に基づくベイジアンCNNの検討（人工知能学会研究会優秀賞）, 人工知能学会 第111回人工知能基本問題研究会 (SIG-FPAI), 於 下呂市民会館, 2020年1月29日発表, January 2020.
平山 侑樹, 廣瀬 一俊, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, 高前田 伸也: ベイジアンNNのHW実装に向けたサンプリング手法の検討, 電子情報通信学会研究会報告CPSY2019-35, 於 北見市民会館, pp.197-202, 2019年7月26日発表.
高前田 伸也, 藤澤 慎也, 藤崎 修一: ディープニューラルネットワークのモデル特化ハードウェア合成コンパイラ, 第2回機械学習工学研究会 (MLSE夏合宿2019) , 於 COLONY箱根, pp.24-29, 2019年7月6日発表.
池田 泰我, 植吉 晃大, 安藤 洸太, 廣瀬 一俊, 浅井 哲也, 本村 真人, 高前田 伸也: 効率的なDNN計算のための無効ニューロン予測手法の評価 (情報処理学会システム・アーキテクチャ研究会若手奨励賞), 電子情報通信学会研究会報告CPSY2019-6, 於 指宿温泉休暇村, pp.51-56, 2019年6月11日発表.
廣瀬 一俊, 浅井 哲也, 本村 真人, 高前田 伸也: エッジ環境におけるニューラルネットワーク学習軽量化手法の検討, 電子情報通信学会研究会報告CPSY2019-7, 於 指宿温泉休暇村, pp.57-62, 2019年6月11日発表.
大羽 由華, 村上 大輔, 中江 達哉, 安藤 洸太, 浅井 哲也, 本村 真人, 高前田 伸也: 二値化ニューラルネットワークのハードウェア指向精度向上手法の検討 (電子情報通信学会コンピュータシステム研究会優秀若手講演賞), 電子情報通信学会研究会報告CPSY2019-8, 於 指宿温泉休暇村, pp.63-68, 2019年6月11日発表.
金子 竜也, 高前田 伸也, 本村 真人, 浅井 哲也: オンライン学習を行う階層型ニューラルネットワークハードウェアの低電力化に向けた三値バックプロパゲーション法の提案, LSIとシステムのワークショップ2019, 於 東京大学生産技術研究所, 2019年5月13日発表.
安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀬 一俊, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人: Dither NN: 画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法, 電子情報通信学会研究会報告RECONF2019-14, 於 東京工業大学, pp.73-78, 2019年5月10日発表.
植吉 晃大, 池田 泰我, 安藤 洸太, 廣瀬 一俊, 浅井 哲也, 高前田 伸也, 本村 真人: 無効ニューロン予測によるDNN計算効率化手法 (電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞), 電子情報通信学会研究会報告RECONF2019-18, 於 東京工業大学, pp.97-102, 2019年5月10日発表.
平山 侑樹, 廣瀬 一俊, 早川 剛, 気屋村 純一, 深谷 安利, 栗田 裕二, 安藤 洸太, 植吉 晃大, 高前田 伸也, 本村 真人: 車載応用向けDNNモデル軽量化の検討, 電子情報通信学会研究会報告CPSY2018-115, 於 西之表市民会館, pp.253-258, 2019年3月18日発表.
高前田 伸也, 植松 瞭太, 藤澤 慎也, 藤崎 修一, 本村 真人: ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発 (電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞), 電子情報通信学会研究会報告RECONF2018-19, 於 LINE Fukuoka, 2018年9月17日発表, September 2018.
金子 竜也, 折茂 健太郎, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也: 敵対的生成ネットワークのハードウェア指向アルゴリズムとそのアーキテクチャの検討, 2018年電子情報通信学会 NOLTAソサイエティ大会, 於 京都テルサ, 2018年6月9日発表, June 2018.
池上 高広, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也: 前庭動眼反射を考慮した初期聴覚モデル〜有毛細胞への雑音印加による音圧評価〜, 2018年電子情報通信学会 NOLTAソサイエティ大会, 於 京都テルサ, 2018年6月9日発表, June 2018.
工藤 巧, 植吉 晃大, 安藤 洸太, 植松 瞭太, 廣瀨 一俊, 大羽 由華, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也: 対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法, 電子情報通信学会研究会報告RECONF2018-6, 於 ゲートシティ大崎, 2018年5月24日発表, May 2018.
大羽 由華, 安藤 洸太, 廣瀨 一俊, 植吉 晃大, 植松 瞭太, 工藤 巧, 黒川 圭一, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也: 二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討, 電子情報通信学会研究会報告RECONF2018-5, 於 ゲートシティ大崎, 2018年5月24日発表, May 2018.
安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀬 一俊, 植松 瞭太, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人: ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討 (最優秀ポスター賞 (学生部門)), LSIとシステムのワークショップ2018, 於 東京大学 生産技術研究所, 2018年5月15日発表, May 2018.
島田 武, Ambarathankandy Prasoon, 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志: FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証 (IEEE SSCS Japan Chapter Academic Research Award), LSIとシステムのワークショップ2018, 於 東京大学 生産技術研究所, 2018年5月15日発表, May 2018.
熊澤 輝顕, 鈴木 浩史, 石畠 正和, 浅井 哲也, 池辺 将之, 本村 真人, 高前田 伸也: ZDDを用いた三角形分割パターンの列挙とその応用に向けて, 人工知能学会第106回人工知能基本問題研究会 (SIG-FPAI), 於 指宿市民会館, 2018年3月16日発表, March 2018.
肥田 格, 植吉 晃大, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也: 不揮発アナログシナプスデバイスの素子数を半減する重み符号固定事前学習法とその深層学習への適用, 日本神経回路学会第27回全国大会, 於 北九州国際会議場, 2017年9月21日発表, September 2017.
廣瀬 一俊, 安藤 洸太, 植吉 晃大, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也: 量子化誤差を考慮したニューラルネットワークの学習手法, 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 於 小樽市公会堂, August 2017.
安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人: 依頼講演, BRein Memory: バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ, 電子情報通信学会研究会報告ICD2017-31, 於 北海道大学情報教育館, pp.101-106, 2017年8月2日発表, August 2017.
横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也: 貫通電流の時間変動を抑制したTDC+Single-Slope ADCの回路構成, 映像情報メディア学会情報センシング研究会 (IST), 於 北海道大学情報教育館, 2017年7月31日発表, July 2017.
ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫: 熱雑音抑制型サンプルホールド回路を用いたイオン飛行時間計測用SOIイメージセンサ, 映像情報メディア学会情報センシング研究会 (IST), 於 北海道大学情報教育館, 2017年7月31日発表, July 2017.
山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也: 高次数イジングネットワークの時分割処理方式の検討 (情報処理学会コンピュータサイエンス領域奨励賞, 情報処理学会システム・アーキテクチャ研究会若手奨励賞), 電子情報通信学会研究会報告CPSY2017-24, 於 秋田アトリオンビル, pp.83-88, 2017年7月27日発表, July 2017.
熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也: メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化, 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 於 北海道大学VBL棟, 2017年6月23発表, June 2017.
山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也: 時分割多重機構を用いた高密度FPGAイジングマシン, 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 於 北海道大学VBL棟, 2017年6月23発表, June 2017.
植松 瞭太, 廣瀬 一俊, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: 動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価, 電子情報通信学会研究会報告RECONF2017-1, 於 登別温泉第一滝本館, pp.1-6, 2017年5月22日発表, May 2017.
安藤 洸太, 植吉 晃大, 廣瀬 一俊, 折茂 健太郎, 植松 瞭太, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: 二値化ニューラルネットワークアクセラレータのアーキテクチャ検討 (電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞), 電子情報通信学会研究会報告RECONF2017-3, 於 登別温泉第一滝本館, pp.13-16, 2017年5月22日発表, May 2017.
植吉 晃大, 安藤 洸太, 折茂 健太郎, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: FPGAを用いたCNNの最適ハードウェア構成とその二値化検討, 電子情報通信学会研究会報告RECONF2017-7, 於 登別温泉第一滝本館, pp.31-36, 2017年5月22日発表, May 2017.
山本 佳生, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: 時分割多重機構を用いた高密度FPGAイジングマシン, 電子情報通信学会研究会報告CPSY2017-5, 於 登別温泉第一滝本館, pp.21-26, 2017年5月23日発表, May 2017.
廣瀬 一俊, 植松 瞭太, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: 対数量子化による深層ニューラルネットワークのメモリ量削減 (電子情報通信学会コンピュータシステム研究会優秀若手講演賞，情報処理学会システム・アーキテクチャ研究会若手奨励賞), 電子情報通信学会研究会報告CPSY2017-8, 於 登別温泉第一滝本館, pp.39-44, 2017年5月23日発表, May 2017.
Hoang Gia Vu, Shinya Takamaeda-Yamazaki, Takashi Nakada, Yasuhiko Nakashima: A Framework for Tree-based Checkpointing Architecture on FPGAs, IPSJ Technical Report, SLDM2017-178, pp.1-6, January 2017.
藤本 啓輔, 高前田 伸也, 中田 尚, 中島 康彦: 電力制約型FPGAアクセラレータにおけるマルチレベル実行制御手法の評価, 電子情報通信学会研究会報告CPSY2016-63, 於 東京工業大学大岡山キャンパス, p.33, 2016年12月15日発表, December 2016.
廣瀬 一俊, 高前田 伸也, 池辺 将之 浅井 哲也, 本村 真人: 深層畳み込みニューラルネットワークの転移学習による個人識別システム, 電子情報通信学会研究会報告CPSY2016-64, 於 東京工業大学大岡山キャンパス, p.35, 2016年12月15日発表, December 2016.
肥田 格, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也: ナイーブベイズ分類器を用いた動的分岐予測器の設計と評価, 電子情報通信学会研究会報告CPSY2016-66, 於 東京工業大学大岡山キャンパス, p.39, 2016年12月15日発表, December 2016.
谷端 蒼, 牛田 実穂, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也: 輪郭情報からテクスチャを自動生成する非線形画像処理アルゴリズムとそのFPGA実装, 電子情報通信学会研究会報告CPSY2016-67, 於 東京工業大学大岡山キャンパス, p.41, 2016年12月15日発表, December 2016.
吉田 嵩志, 池辺 将之, 島田 武, 高前田 伸也, 浅井 哲也, 本村 真人: 大局および局所適応型輝度補正技術の効率的なハードウェア化の検討, 電子情報通信学会研究会報告ICD2016-79, 於 東京工業大学大岡山キャンパス, pp.85-86, 2016年12月15日発表, December 2016.
島田 武, 池辺 将之, 付 宇晗, 高前田 伸也, 浅井 哲也, 本村 真人: 局所移動平均を用いた補間曲線の性質とその回路応用, 電子情報通信学会研究会報告ICD2016-88, 於 東京工業大学大岡山キャンパス, p.91, 2016年12月15日発表, December 2016.
藤本 啓輔, 高前田 伸也, 中島 康彦: 電力制約FPGAアクセラレータにおける実行制御手法の検討, 電子情報通信学会研究会報告CPSY2016-35, 於 キッセイ文化ホール, pp.257-262, 2016年8月10日発表, August 2016.
福岡 久和, 山野 龍佑, 高前田 伸也, 中島 康彦: 高位合成ツールを用いたFPGA並列コンピューティングの可能性検討, 電子情報通信学会研究会報告CPSY2016-26, 於 キッセイ文化ホール, pp.181-186, 2016年8月9日発表, August 2016.
高前田 伸也, Vu Hoang Gia, Supasit Kajkamhaeng: FPGAスーパーコンピューティングにおけるチェックポインティング・ライブマイグレーション技術の検討, 電子情報通信学会研究会報告RECONF2016-13, 於 富士通研究所, pp.61-66, 2016年5月19日発表, May 2016.
藤本 啓輔, 高前田 伸也, 中島 康彦: FPGA アクセラレータの動的電力推定手法の検討, 電子情報通信学会研究会報告CPSY2015-156, 於 福江文化会館・勤労福祉センター, pp.259-264, 2016 年 3 月 25 日発表, March 2016.
高前田 伸也: マルチパラダイム型高水準ハードウェア設計環境の検討, 電子情報通信学会研究会報告VLD2015-115, 於 沖縄県青年会館, pp.25-30, 2016年2月29日発表, February 2016. [slide]
金川 宗一郎, Nguyen Dang Hai, Tran Thi Hong, 高前田 伸也, 中島康彦: IEEE802.11ah向けFFTの入力小数部ビット幅のBER/PERシミュレーションと回路設計, 電子情報通信学会研究会報告RCS2015-258, 於 松山市総合コミュニティセンター, pp.87-92, 2015年12月18日発表, December 2015.
Duc Phuc Nguyen, Thi Hong Tran, 高前田 伸也, 中島康彦: フェージングチャンネルにおける802.11ahのK-bestビタビデコーダのBER/PERパフォーマンス, 電子情報通信学会研究会報告RCS2015-259, 於 松山市総合コミュニティセンター, pp.93-98, 2015年12月18日発表, December 2015.
菊谷 雄真, Tran Thi Hong, 高前田 伸也, 中島 康彦: 高位合成ツールVivado HLSとPyCoRAMを用いたFPGAアクセラレータの性能比較, 電子情報通信学会研究会報告CPSY2015-66, 於 長崎県勤労福祉会館, pp.27-32, 2015年12月2日発表, December 2015.
三谷 剛正, Tran Thi Hong, 高前田 伸也, 中島 康彦: HEVCを用いたライトフィールドイメージ圧縮伸張の提案, 電子情報通信学会研究会報告CPSY2015-67, 於 長崎県勤労福祉会館, pp.33-38, 2015年12月2日発表, December 2015.
Tran Thi Hong, Dwi Rahma Ariyani, Lina Alfaridah ZH, Shinya Takamaeda, and Yasuhiko Nakashima: Performance Evaluation of K-best Viterbi Decoder for IoT Applications, 電子情報通信学会研究会報告CPSY2015-70, 於 長崎県勤労福祉会館, pp.51-56, 2015年12月2日発表, December 2015.
嶋谷 知, 加藤 大真, 亀田 友哉, 藤本 啓輔, 竹内 昌平, Tran Thi Hong, 高前田 伸也, 中島 康彦: OculusRift とメニコアシミュレータによる計算ボトルネック可視化システム (電子情報通信学会コンピュータシステム研究会 優秀若手デモ・ポスター賞), 電子情報通信学会研究会報告CPSY2015-46, 於 幕張メッセ, pp.5-6, 2015年10月8日発表, October 2015.
竹内 昌平, Tran Thi Hong, 高前田 伸也, 中島 康彦: 低消費電力CGRA EMAXのZynqを用いた実機評価, 電子情報通信学会研究会報告CPSY2015-51, 於 幕張メッセ, pp.32-41, 2015年10月8日発表, October 2015.
高前田 伸也: Pythonを用いた高水準ハードウェア設計環境の検討, 電子情報通信学会研究会報告RECONF2015-36, 於 愛媛大学, pp.21-26, 2015年9月18日発表, September 2015. [slide]
Yuttakon Yuttakonkit, Tran Thi Hong, Shinya Takamaeda, Yasuhiko Nakashima: Design Space Exploration of Computational Photography Accelerator, IEICE Technical Report CPSY2015-17, B-Con Plaza Beppu, pp.7-12, August 4, 2015.
枝元 正寛, Tran Thi Hong, 高前田 伸也, 中島 康彦: ニアメモリ処理アーキテクチャのFPGAへの実装と評価 (情報処理学会システム・アーキテクチャ研究会若手奨励賞), 電子情報通信学会研究会報告CPSY2015-18, 於 ビーコンプラザ別府, pp.41-45, 2015年8月4日発表, August 2015.
竹内 昌平, Tran Thi Hong, 高前田 伸也, 中島 康彦: Zynqプラットフォームを利用したARM-EMAX密結合アクセラレータの評価, 電子情報通信学会研究会報告CPSY2015-19, 於 ビーコンプラザ別府, pp.47-52, 2015年8月4日発表, August 2015.
Vu Hoang Gia, Tran Thi Hong, Shinya Takamaeda, Yasuhiko Nakashima: A Near-memory Processing Architecture on FPGAs for Data Movement Intensive Applications, IEICE Technical Report RECONF2015-15, Kyoto University, pp.79-84, June 20, 2015.
竹内 昌平, Tran Thi Hong, 高前田 伸也, 中島 康彦: グラフ処理向けCGRA in Cacheの提案, 電子情報通信学会研究会報告CPSY2015-7, 於 明治大学, pp.37-41, 2015年4月17日発表, April 2015.
枝元 正寛, Tran Thi Hong, 高前田 伸也, 中島 康彦: 非定型計算を高速化するニアメモリ処理アーキテクチャ, 電子情報通信学会研究会報告CPSY2015-9, 於 明治大学, pp.49-52, 2015年4月17日発表, April 2015.
金川宗一郎, Tran Thi Hong, 高前田 伸也, 中島 康彦: GPS付なくしもの探知機のプロトタイプ開発, 電子情報通信学会研究会報告CPSY2015-15, 於 明治大学, pp.83-88, 2015年4月17日発表, April 2015.
竹内 昌平, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: 次世代アプリケーションのための包括的なアーキテクチャ探索環境の検討, 電子情報通信学会研究会報告CPSY2014-89, 於 機会振興会館, pp.25-27, 2014年12月1日発表, December 2014.
枝元 正寛, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: データムービングボトルネックを解決するためのインテリジェントメモリシステムの検討, 電子情報通信学会研究会報告CPSY2014-91, 於 機会振興会館, pp.31-33, 2014年12月1日発表, December 2014.
平野 竜洋, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: Triangle Countingのための大規模グラフ分割手法, 電子情報通信学会研究会報告CPSY2014-73, 於 別府国際コンベンションセンター, pp.7-12, 2014年11月26日発表, November 2014.
紅林 修斗, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: 最短経路探索の並列化と各種プラットホームによる性能比較, 電子情報通信学会研究会報告CPSY2014-74, 於 別府国際コンベンションセンター, pp.13-18, 2014年11月26日発表, November 2014.
清水 怜, 田ノ元 正和, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: メモリネットワークベースアクセラレータの試作と評価, 電子情報通信学会研究会報告CPSY2014-81, 於 別府国際コンベンションセンター, pp.51-56, 2014年11月28日発表, November 2014.
田ノ元 正和, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: メモリネットワークベースアクセラレータを用いた畳み込みニューラルネットワーク処理, 電子情報通信学会研究会報告CPSY2014-82, 於 別府国際コンベンションセンター, pp.57-62, 2014年11月28日発表, November 2014.
Oliver Kaltstein, Shinya Takamaeda-Yamazaki, Jun Yao and Yasuhiko Nakashima: DIVA-EMIN: Efficient Dependability for Post-Silicon Materials, 2014年度 情報処理学会関西支部 支部大会, 於 大阪大学中之島センター, September 2014.
田ノ元 正和, 枝元 正寛, 竹内 昌平, 高前田（山崎） 伸也: IPコア開発フレームワークPyCoRAMを用いたHW/SW協調FPGAアクセラレータの開発 (第2回 ARC/CPSY/RECONF高性能コンピュータシステム設計コンテスト プロセッサ設計部門3位入賞), 情報処理学会FIT2014情報科学技術フォーラム, 於 筑波大学 筑波キャンパス, September 2014.
高前田（山崎） 伸也, 枝元 正寛, 姚 駿, 中島 康彦: PyCoRAM を用いたグラフ処理FPGAアクセラレータ, 電子情報通信学会研究報告CPSY2014-10, 於 朱鷺メッセ新潟コンベンションセンター, pp.1-6, 2014年7月28日発表, July 2014. [slide]
清水 怜, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: メモリインテンシブアレイアクセラレータを用いた高性能グラフ処理, 電子情報通信学会研究報告CPSY2014-11, 於 朱鷺メッセ新潟コンベンションセンター, pp.7-12, 2014年7月28日発表, July 2014.
小池 和正, 高前田（山崎） 伸也, 姚 駿, 中島 康彦: ニューラルネットワーク処理のエラー削減に向けた命令実行手法, 電子情報通信学会研究報告CPSY2014-33, 於 朱鷺メッセ新潟コンベンションセンター, pp.137-142, 2014年7月30日発表, July 2014.
高前田（山崎） 伸也, 吉瀬 謙二: メモリ抽象化フレームワークPyCoRAMを用いたソフトプロセッサ混載FPGAアクセラレータの開発 (The 1st IPSJ SIG-ARC High-Performance Processor Design Contest 学生部門 準優勝), 情報処理学会研究報告2014-ARC-208, No.8, 於 東京工業大学, pp.1-4, 2014年1月23日発表, January 2014. [slide]
高前田（山崎） 伸也, 吉瀬 謙二: FPGAプロトタイピング向けメモリ管理フレームワークの開発, 電子情報通信学会研究報告RECONF2013-35, 於 北陸先端科学技術大学院大学, pp.91-96, 2013年9月19日発表, September 2013.
高前田（山崎） 伸也, 吉瀬 謙二: RTL静的解析によるFPGAアクセラレータ向けアプリケーション特化メモリプリフェッチャー, 情報処理学会研究報告2013-ARC-204, No.1, 於 和歌山県立情報交流センタービッグ・ユー, pp.1-5, 2013年3月26日発表, March 2013.
高前田（山崎）伸也, 吉瀬 謙二: FPGAベースアクセラレータ向けメモリプリフェッチ機構の検討, 情報処理学会第75回全国大会, 於 東北大学 川内キャンパス, 2013年3月6日発表, March 2013.
Ryohei Kobayashi, Shinya Takamaeda-Yamazaki and Kenji Kise: Design of Synchronization Mechanism to Conquer the Clock Oscillator Variation for High Performance Stencil Computation Accelerator, The 75th IPSJ National Convention, Tohoku University, March 2013.
小林 諒平, 高前田（山崎） 伸也, 吉瀬 謙二: メッシュ接続FPGAアレーを用いた高性能ステンシル計算機の設計と実装, 電子情報通信学会研究報告RECONF2013, 於 慶応義塾大学 日吉キャンパス, pp.159-164, 2013年1月17日発表, January 2013.
Shinya Takamaeda-Yamazaki, Naoki Fujieda and Kenji Kise: Network Performance of Multifunction On-chip Router Architectures, IEICE Technical Report CPSY2012-52, Kyushu University, November 2012. [slide]
笹河 良介, 藤枝 直輝, 高前田（山崎） 伸也, 吉瀬 謙二: ネットワークオンチップにおける仮想チャネル利用法の再考, 電子情報通信学会研究報告CPSY2012-51, 於 九州大学百年講堂, 2012年11月27日発表, November 2012.
池田 貴一, 高前田（山崎） 伸也, 吉瀬 謙二: ロード命令のプログラムカウンタを用いたメモリスケジューリング手法, 情報処理学会研究報告2012-ARC-201, 於 とりぎん文化会館, pp.1-8, 2012年08月01日発表, August 2012.
高前田（山崎） 伸也, 佐藤 真平, 吉瀬 謙二: 高機能ルータを利用したDMR実行メニーコアにおける効率的なタスク配置手法の検討, 情報処理学会研究報告2011-ARC-199, 於 長崎大学, 2012年3月27日発表, March 2012. [slide]
高前田（山崎）伸也, 吉瀬 謙二, 佐藤 充: 集約光インターコネクトにおける高性能トラフィックスケジューラ, 情報処理学会第74回全国大会, 於 名古屋工業大学 御器所キャンパス, 2012年3月7日発表, March 2012.
高前田（山崎） 伸也, 吉瀬 謙二: DMAベースメニーコアにおける通信オーバーヘッド削減手法, 情報処理学会研究報告2011-ARC-196, 於 かごしま県民交流センター, pp.1-6, 2011年7月27日発表, August 2011. [slide]
笹河 良介, 高前田 伸也, 藤枝 直輝, 吉瀬 謙二: ScalableCoreシステムの挙動検証 〜ソフトウェアシミュレータと比較して〜, 先進的計算基盤システムシンポジウムSACSIS2011論文集, 於 秋葉原コンベンションホール, pp.262-263, 2011年5月26日発表, May 2011.
高前田 伸也, 吉瀬 謙二: HWメニーコアシミュレータScalableCoreシステムの高速化 (情報処理学会 第73回全国大会 学会推奨修士論文), 情報処理学会第73回全国大会, 於 東京工業大学 大岡山ャンパス, 2011年3月2日発表, March 2011. [slide]
高前田 伸也, 笹河 良介,吉瀬 謙二: FPGAによるメニーコアシミュレータScalableCoreシステムの正当性検証, 電子情報通信学会研究報告RECONF, 於 慶應義塾大学, pp.187-192, 2011年1月18日発表, January 2011. [slide]
坂口 嘉一, 高前田 伸也, 吉瀬 謙二: ScalableCoreシステム2.0の実装と評価, 電子情報通信学会研究報告RECONF, 於 静岡大学, pp.121-126, 2010年9月17日発表, September 2010.
坂口 嘉一, モッハマドアスリ, 高前田 伸也, 金子 晴彦, 吉瀬 謙二: 誤り訂正符号を用いた軽量な高速シリアル通信機構の実装と評価, 電子情報通信学会研究報告CPSY2010-19, 於 金沢市文化ホール, pp.67-72, 2010年8月4日発表, August 2010.
高前田 伸也, 佐藤 真平, 三好 健文, 吉瀬 謙二: メニーコアアーキテクチャのHW評価環境ScalableCoreシステムの活用 〜ディペンダブルプロセッサの実装〜 (優秀ポスター賞), 先進的計算基盤システムシンポジウムSACSIS2010論文集, 於 奈良県新公会堂, pp.115-116, 2009年5月27日発表, May 2010.
佐野 正浩, 高前田 伸也, 芝 哲史, 曹 哲, 伊藤 宗平, 川合 秀実, 笹田 耕一, 吉瀬 謙二: Mieruシステムソフトウェア, 情報処理学会研究報告2010-ARC-189, 於 ラフォーレ伊東, pp.1-9, 2010年4月22日発表, April 2010.
高前田 伸也, 吉瀬 謙二: メニーコアプロセッサにおけるコア間通信レイテンシ隠蔽手法の検討, 情報処理学会第72回全国大会, 東京大学 本郷キャンパス, Vol.1, No. 2M-6, pp.173-174, 2010年3月9日発表, March 2010. [slide]
渡邉 伸平, 高前田 伸也, 姜 軒, 三好 健文, 吉瀬 謙二: メニーコアプロセッサ向けプロトタイピングシステムの高速化, 情報処理学会第72回全国大会, 東京大学 本郷キャンパス, Vol.1, No. 4M-7, pp.205-206, 2010年3月10日発表, March 2010.
姜 軒, 高前田 伸也, 渡邊 伸平, 三好 健文, 吉瀬 謙二: マルチプロセッサシステムにおけるルータの実装と評価, 情報処理学会第72回全国大会, 東京大学 本郷キャンパス, Vol.1, No. 2M-5, pp.171-172, 2010年3月9日発表, March 2010.
高前田 伸也, 渡邉 伸平, 姜 軒, 藤枝 直輝, 植原 昂, 三好 健文, 吉瀬 謙二: メニーコアアーキテクチャ研究のためのスケーラブルなHW評価環境ScalableCoreシステム, 情報処理学会研究報告2009-ARC-185, 於 東京工業大学, pp.1-10, 2009年10月26日発表, November 2009.
佐野 正浩, 高前田 伸也, 藤枝 直輝, 吉瀬 謙二: 計算機システムとソフトウェアシミュレータと組込みソフトウェアの三位一体開発のすすめ, 組込みシステムシンポジウム2009, 於 国立オリンピック記念青少年総合センター, October 2009.
渡邉 伸平, 高前田 伸也, 姜 軒, 三好 健文, 吉瀬 謙二: 小容量FPGAによるスケーラブルなシステム評価環境の構築手法, 電子情報通信学会研究報告RECONF2009-31, 於 宇都宮大学, pp.73-78, 2009年9月18日発表, September 2009.
高前田 伸也, 渡邉 伸平, 吉瀬 謙二: メニーコアプロセッサの高速プロトタイピングシステムScalableCore, 先進的計算基盤システムシンポジウムSACSIS2009論文集, 於 広島国際会議場, pp.145-146, 2009年5月28日発表, May 2009.
高前田 伸也, 渡邉 伸平, 吉瀬 謙二: メニーコアプロセッサの高速プロトタイピングシステムScalableCoreの提案 (学生奨励賞), 情報処理学会第71回全国大会, 於 立命館大学びわこ・くさつキャンパス, No. 3K-1, pp.91-92, March 2009.
高前田 伸也: これが中身が見える計算機システムMieruPC-2008だ！(三菱電機 Changes for the better賞), The 5th IEEE Tokyo Young Researchers Workshop, December 2008.
若杉 祐太, 佐藤 真平, 植原 昂, 藤枝 直輝, 渡邉 伸平, 高前田 伸也, 森 洋介, 吉瀬 謙二: 極めて低コストで効率的なVDECチップ試作・検証システムの開発と応用, 情報処理学会研究報告2009-ARC-183, 於 沖縄県青年会館, pp.1-8, 2009年4月22日発表, April 2009.
渡邉 伸平, 藤枝 直輝, 若杉 祐太, 高前田 伸也, 森 洋介, 吉瀬 謙二: MIPSシステムシミュレータSimMipsを活用した組込みシステム開発の検討, 情報処理学会研究報告2008-EMB-10, 於 キャンパスプラザ京都, pp.23-28, November 2008.
吉瀬 謙二, 佐藤 真平, 森谷 章, 藤枝 直輝, 若杉 祐太, 渡邉 伸平, 植原 昂, 森 洋介, 高前田 伸也, 高橋 朝英, 棟岡 朋也, 山田 裕介, 権藤 克彦, 小林 良太郎, 三好 健文, 中條 拓伯: MieruPCプロジェクト: 中身が見える計算機システムを構築する研究・教育プロジェクト (最優秀ポスター賞), コンピュータシステム・シンポジウム(ComSys2008), 於 キャンパス・イノベーションセンター東京, November 2008.
植原 昂, 佐藤 真平, 森谷 章, 藤枝 直輝, 高前田 伸也, 渡邉 伸平, 三好 健文, 小林 良太郎, 吉瀬 謙二: シンプルで効率的なメニーコアアーキテクチャの開発, 情報処理学会研究報告2008-ARC-180, 於 二日市温泉, pp.39-44, October 2008.
講演等
高前田 伸也: 招待講演: 多様性と環境変化に寄り添う分散機械学習基盤の実現に向けて, 電子情報通信学会情報論的学習理論と機械学習研究会 2022-03-IBISML, 於 オンライン, 2022年3月8日.
高前田 伸也: 機械学習に適したハードウェア，ハードウェアに適した機械学習アルゴリズム, 情報処理学会第84回全国大会 イベント企画「知能と計算とアーキテクチャの新しい関係を目指して」, 於 オンライン, 2022年3月4日.
高前田 伸也: アーキテクチャとアルゴリズムの協調による高効率深層学習システムの創出, 第20回情報科学技術フォーラム (FIT 2021) イベント企画「Society5.0を支える革新的コンピューティング技術」, 於 オンライン, 2021年8月27日.
高前田 伸也: 招待講演, オープンソースコンパイラNNgenでつくるエッジ・ディープラーニングシステム, 第3回ACRiウェビナー：Softwareエンジニアにも使って欲しいFPGAの実力, 於 オンライン, 2021年3月9日.
山野 龍佑, 高前田 伸也: カスタマイズ可能！AIアクセラレータジェネレータNNgenを大解剖！, Design Solution Forum 2020, 於 パシフィコ横浜, 2021年2月12日.
Shinya Takamaeda-Yamazaki: Invited Talk (Mini Keynote), Model/Architecture Co-design for Accurate Binary Neural Network, 19th International Forum on MPSoC for Software-defined Hardware (MPSoC 2019), The Prince Hakone Lake Ashinoko / Hakone, Kanagawa, Japan, July 2019.
Shinya Takamaeda-Yamazaki: Invited Talk, Architecture/Algorithm Co-design for Highly-Efficient Machine Learning Processing, Embedded Machine Learning Workshop (EML2018) (co-located with FPT'18), Tenbusu-Naha Hall, Naha, Japan, December 2018.
高前田 伸也: 依頼講演, バイオインフォマティクスにも使える（かもしれない）コンピュータアーキテクチャ技術, 2018年生命医薬情報学連合大会 (IIBMP 2018) BoFセッション「バイオインフォマティクスに使いたい情報科学の最前線」, 於 荘銀タクト鶴岡, 2018年9月20日, September 2018.
Shinya Takamaeda-Yamazaki: Invited Talk (Mini Keynote), QUEST: A Log-Quantized Deep Neural Network Engine with 3D Stacking SRAMs, 18th International Forum on MPSoC for Software-defined Hardware (MPSoC 2018), The Cliff Lodge/ Snowbird, UT, USA, July 2018.
Shinya Takamaeda-Yamazaki: Invited Talk (Keynote), Making Efficient Quantized Neural Network Engine by Hardware/Algorithm Co-Design, 27th International Workshop on Post-Binary ULSI Systems (ULSI 2018), Johannes Kepler University of Linz, Linz, Austria, May 2018.
高前田 伸也: 招待講演, 量子化ニューラルネットワークのためのハードウェアとアルゴリズムの協調設計, AIMaPワークショップ「⾮ノイマン型計算、理論と応⽤」, 於 北海道大学, 2017年3月30日, March 2018.
高前田 伸也: 招待講演, アーキテクチャとアルゴリズムの協調設計による高効率深層学習処理, 於 北海道大学, 2017年1月22日, January 2018.
高前田 伸也: 招待講演, アーキテクチャとアルゴリズムの協調による高度知的コンピューティング技術, 於 東京大学, 2017年12月4日, December 2017.
高前田 伸也: 特別講義, ディジタル回路からコンピュータそしてAIへ, 於 京都工芸繊維大学, 2017年11月27日, November 2017.
Shinya Takamaeda-Yamazaki: Invited Talk (Keynote), Accelerating Deep Learning by Hardware/Algorithm Co-Design, International Workshop on Advances in Networking and Computing (WANC 2017), Aomori, Japan, November 2017.
高前田 伸也: 招待講演, アルゴリズムとハードウェアの協調設計によるディープラーニングアクセラレーション, Design Solution Forum 2017, 於 新横浜国際ホテル, 2017年10月13日, October 2017.
高前田 伸也: 招待講演, アルゴリズムとハードウェアの協調設計による新時代コンピューティング, 電子情報通信学会集積回路研究会(IEICE-ICD)・シリコン材料・デバイス研究会(IEICE-SDM)・映像情報メディア学会メディア工学研究会(ITE-IST), 於 北海道大学情報教育館, 2017年7月31日, July 2017.
Shinya Takamaeda-Yamazaki: Invited Talk (Mini Keynote), Energy-Efficient In-Memory Neural Network Processor, 17th International Forum on MPSoC for Software-defined Hardware (MPSoC 2017), Les Tresoms Hotel, Annecy, France, July 2017.
植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人: 招待講演, ハードウェアディープラーニングアクセラレータの研究動向, 2017年電子情報通信学会総合大会 シンポジウムセッション「神経回路ハードウェア研究の最前線」, 於 名城大学, 2017年3月22日, March 2017.
高前田 伸也: 招待講演, ゆるふわコンピュータ, 情報処理学会第79回全国大会IPSJ-ONE, 於 名古屋大学, 2017年3月18日, March 2017.
高前田 伸也: 招待講演, Pythonによるカスタム可能な高位設計技術, Design Solution Forum 2016, 於 新横浜国際ホテル, 2016年10月14日, October 2016.
高前田 伸也: 招待講演, ハードウェアはやわらかい, 第15回情報科学技術フォーラム (FIT 2016) 助教が吼える！各界の若手研究者大集合, 於 富山大学, 2016年9月9日, September 2016. [slide]
Shinya Takamaeda-Yamazaki: Invited Talk (Mini Keynote), Customizable Hardware Abstraction, 16th International Forum on MPSoC for Software-defined Hardware (MPSoC 2016), Nara, Japan, July 2016.
高前田 伸也: PythonとVeriloggenを用いたRTL設計メタプログラミング, 第3回人工知能とハードウェア・ソフトウェア協調設計ワークショップ, 於 宜野湾マリン支援センター, 2016年3月2日, March 2016 [slide]
高前田 伸也: PythonとPyCoRAMでお手軽にFPGAシステムを開発してみよう, PyConJP2015, 於 プラザ平成, 2015年10月11日, October 2015. [slide]
高前田 伸也: 招待講演, Pythonによる高位設計フレームワークPyCoRAMでFPGAシステムを開発してみよう, 第38回情報処理学会組込みシステム研究会 (SIG EMB) (組込みシステム技術に関するサマーワークショップ (SWEST 2015) チュートリアル), 於 下呂温泉水明館, 2015年8月28日, August 2015. [slide]
高前田 伸也: チュートリアル, 若手による高性能コンピュータシステムの最新動向解説「FPGA・リコンフィギャラブルシステム研究の最新動向」, 2015年電子情報通信学会 総合大会, 於 立命館大学, 2015年3月11日, March 2015. [slide]
高前田 伸也: チュートリアル, PyCoRAMはゲームソルバーの夢を見るか？ 〜MicroBlaze & AXI4 IPコア開発入門〜, 第1回人工知能とハードウェア・ソフトウェア協調設計ワークショップ, 於 宜野湾マリン支援センター, 2015年3月5日, March 2015.
高前田（山崎） 伸也: チュートリアル, PyCoRAMによるPythonを用いたポータブルなFPGAアクセラレータ開発, 組み込みシステムシンポジウム2014 (ESS2014), 於 国立オリンピック記念青少年センター, 2014年10月22日, October 2014. [slide]
Shinya Takamaeda-Yamazaki: A High Performance Heterogeneous FPGA-based Accelerator with PyCoRAM (Runner Up Award), Digilent Design Contest 2014 Japan Region, Yokohama, Japan, February 2014. [slide]
高前田（山崎） 伸也, 宮島 敬明: モデレータ, 学生・教員のちょっと聞いてみてもいいですか？ 〜言いたいことも言えないこんな研究室じゃ〜, SWoPP2012鳥取 BoF-1, 於 とりぎん文化会館, 2012年8月1日, August 2012.
高前田（山崎） 伸也: パネリスト, FPGAシステムを作るといいことある(かも？), SWoPP2011鹿児島 BoF-2 スクラッチからシステムを作ろう -チップからOSまで- パネルディスカッション, 於 かごしま県民交流センター, 2011年7月29日発表, July 2011. [slide]
高前田 伸也: 多数のFPGAを活用するScalableCoreシステムのすすめ, SWoPP2010金沢 BoF-2 シンプルハードウェアがもたらす計算機システム研究／教育の新展開, 於 金沢市文化ホール, 2010年8月5日発表, August 2010.
高前田 伸也: あなたの知らないコンピュータアーキテクチャの研究について教えます！, SWoPP2009仙台 BoF-3, 2009年8月6日発表, August 2009.
学位論文
博士論文: Multi-FPGA based Prototyping Framework for Emerging Manycores (情報処理学会 計算機アーキテクチャ研究会 推薦博士論文), Graduate School of Information Science and Engineering, Tokyo Institute of Technology, February 2014.
修士論文: メニーコア時代のHW/SW研究を加速するスケーラブルシステム (情報処理学会 第73回全国大会 学会推奨修士論文), 東京工業大学 大学院情報理工学研究科 計算工学専攻 吉瀬研究室, January 2011.
学士論文: メニーコアプロセッサの高速プロトタイピングシステムScalableCore, 東京工業大学 工学部情報工学科 吉瀬研究室, January 2009.
準学士論文: 地震の前兆現象に関する研究, 福島工業高等専門学校 電気工学科 大槻研究室, March 2007.
著書
高前田 伸也: 高位合成を用いたハードウェア設計-FPGAを用いた専用コンピュータの開発がお手軽にできる時代が来た！-, 電子情報通信学会2017年2月号小特集「FPGAを用いた計算処理の高速化技術小特集」, pp.103-108, January 2017.
三好 健文, 高前田 伸也: ソフトウェア技術者のためのFPGA入門 第5章 VHDL/Verilog HDLの基本プログラム集, CQ出版社 Interface 2009年9月号, pp.110-118, August 2009.
受賞
平山 侑樹, 浅井 哲也, 本村 真人, 高前田 伸也: 人工知能学会研究会優秀賞, 決定論的変分推論に基づくベイジアンCNNの検討, 人工知能学会 第111回人工知能基本問題研究会 (SIG-FPAI), 於 下呂市民会館, 2020年1月29日発表, January 2020.
Seunggoo Rim, Shunya Suzuki, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Masato Motomura, and Tetsuya Asai: Best Paper Award, Approach to Reservoir Computing with Schmitt Trigger Oscillator-based Analog Neural Circuits, The 7th Japan-Korea Joint Workshop on Complex Communication Sciences, C5, Alpensia, Pyengonchang, Korea, January 2019.
Kota Ando, Yuka Oba, Kazutoshi Hirose, Ryota Uematsu, Takumi Kudo, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, and Masato Motomura: Best Paper Award, Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware, The 2018 International Conference on Field-Programmable Technology (FPT'18), December 2018.
高前田 伸也, 植松 瞭太, 藤澤 慎也, 藤崎 修一, 本村 真人: 電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞, ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発, 電子情報通信学会研究会報告RECONF2018-19, 於 LINE Fukuoka, 2018年9月17日発表, September 2018 (2019年1月30日受賞).
Kodai Ueyoshi, Kota Ando, Kazutoshi Hirose, Shinya Takamaeda-Yamazaki, Junichiro Kadomoto, Tomoki Miyata, Mototsugu Hamada, Tadahiro Kuroda, and Masato Motomura: ISSCC 2018 Silkroad Award, QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS, 2018 International Solid-State Circuits Conference (ISSCC 2018), February 2018.
Shohei Takeuchi, Thi Hong Tran, Shinya Takamaeda, Yasuhiko Nakashima: Featured Poster Award, A Parameterized Many Core Simulator for Design Space Exploration, IEEE Symposium on Low-Power and High-Speed Chips 2015 (COOL Chips XVIII) (Poster), Yokohama Japan, April 2015.
田ノ元 正和, 枝元 正寛, 竹内 昌平, 高前田（山崎） 伸也: 第2回 ARC/CPSY/RECONF高性能コンピュータシステム設計コンテスト プロセッサ設計部門 3位入賞, IPコア開発フレームワークPyCoRAMを用いたHW/SW協調FPGAアクセラレータの開発, 情報処理学会FIT2014情報科学技術フォーラム, September 2014.
高前田（山崎） 伸也: 情報処理学会 研究会推薦博士論文（計算機アーキテクチャ研究会）, Multi-FPGA based Prototyping Framework for Emerging Manycores, August 2014.
Shinya Takamaeda-Yamazaki: Runner Up, A High Performance Heterogeneous FPGA-based Accelerator with PyCoRAM, Digilent Design Contest 2014 Japan Region, February 2014.
高前田（山崎） 伸也: The 1st IPSJ SIG-ARC High-Performance Processor Design Contest 学生部門 準優勝, メモリ抽象化フレームワークPyCoRAMを用いたソフトプロセッサ混載FPGAアクセラレータの開発, 情報処理学会 計算機アーキテクチャ研究会, 2014年1月23日, January 2014.
Takakazu Ikeda, Shinya Takamaeda-Yamazaki, Naoki Fujieda, Shimpei Sato and Kenji Kise: Performance Track Award, Read Density Aware Fair Memory Scheduling, 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC) (in conjunction with ISCA-39), June 2012.
高前田 伸也: 情報処理学会 第73回全国大会 学会推奨修士論文, メニーコア時代のHW/SW研究を加速するスケーラブルシステム, March 2011.
高前田 伸也, 佐藤真平, 三好健文, 吉瀬謙二: 先進的計算基盤システムシンポジウムSACSIS2010 優秀ポスター賞, メニーコアアーキテクチャのHW評価環境ScalableCoreシステムの活用 〜ディペンダブルプロセッサの実装〜, May 2010.
高前田 伸也: 情報処理学会第71回全国大会 学生奨励賞, メニーコアプロセッサの高速プロトタイピングシステムScalableCoreの提案, March 2009.
高前田 伸也: The 5th IEEE Tokyo Young Researchers Workshop 三菱電機 Changes for the better賞, これが中身が見える計算機システムMieruPC-2008だ！, December 2008.
吉瀬 謙二, 佐藤 真平, 森谷 章, 藤枝 直輝, 若杉 祐太, 渡邉 伸平, 植原 昂, 森 洋介, 高前田 伸也, 高橋 朝英, 棟岡 朋也, 山田 裕介, 権藤 克彦, 小林 良太郎, 三好 健文, 中條 拓伯: コンピュータシステム・シンポジウム(ComSys2008) 最優秀ポスター賞, MieruPCプロジェクト: 中身が見える計算機システムを構築する研究・教育プロジェクト, November 2008.
指導学生の受賞
久保 龍哉: 電子情報通信学会コンピュータシステム研究会優秀若手発表賞, 不揮発性メインメモリにおける効率的な整合性検証手法の検討, 情報処理学会研究報告2021-ARC-248, No.62, pp.1-10, 2022年3月11日発表, March 2022.
筒井 政成: 電子情報通信学会コンピュータシステム研究会優秀若手発表賞, 隠れニューラルネットワークに基づく連合学習の通信量削減手法, 電子情報通信学会研究会報告CPSY2021-50, pp.32-37, 2022年3月10日発表, March 2022.
小池 亮: 情報処理学会システム・アーキテクチャ研究会若手奨励賞, セキュアな不揮発性メモリのクラッシュ一貫性支援の高速化, 情報処理学会研究報告2021-ARC-245, No.7, pp.1-10, 2021年7月20日発表.
橋本 信歩: 電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞, FPGAを用いたフルパイプラインによるバイラテラルフィルタの高速化手法, 電子情報通信学会研究会報告RECONF2021-8, pp.38-43, 2021年6月9日発表 (2022年1月24日受賞).
池田 泰我: 電子情報通信学会ディペンダブルコンピューティング研究会若手優秀講演賞, 効率的なDNN計算のための無効ニューロン予測手法の評価, 電子情報通信学会研究会報告CPSY2019-6, 於 指宿温泉休暇村, pp.51-56, 2019年6月11日発表 (2020年10月19日受賞).
平山 侑樹: 人工知能学会研究会優秀賞, 決定論的変分推論に基づくベイジアンCNNの検討, 人工知能学会 第111回人工知能基本問題研究会 (SIG-FPAI), 於 下呂市民会館, 2020年1月29日発表, January 2020.
大羽 由華: 電子情報通信学会コンピュータシステム研究会優秀若手講演賞, 二値化ニューラルネットワークのハードウェア指向精度向上手法の検討, 電子情報通信学会研究会報告CPSY2019-8, 於 指宿温泉休暇村, pp.63-68, 2019年6月11日発表.
池田 泰我: 情報処理学会システム・アーキテクチャ研究会若手奨励賞, 効率的なDNN計算のための無効ニューロン予測手法の評価, 電子情報通信学会研究会報告CPSY2019-6, 於 指宿温泉休暇村, pp.51-56, 2019年6月11日発表 (2019年7月25日受賞).
植吉 晃大: 電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞, 無効ニューロン予測によるDNN計算効率化手法, 電子情報通信学会研究会報告RECONF2019-18, 於 東京工業大学, pp.97-102, 2019年5月10日発表 (2020年1月23日受賞).
植吉 晃大: 第9回（平成30年度）日本学術振興会 育志賞, 深層学習を加速する汎用計算アーキテクチャに関する研究, March 2019 (2019年3月8日受賞).
Tatsuya Kaneko: NCSP’19 Student Paper Award, Hardware-oriented Algorithm and Architecture for Generative Adversarial Networks, The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA, March 2019.
山本 佳生: 情報処理学会コンピュータサイエンス領域奨励賞, 高次数イジングネットワークの時分割処理方式の検討, 電子情報通信学会研究会報告CPSY2017-24, 於 秋田アトリオンビル, pp.83-88, 2017年7月27日発表, July 2017 (2019年1月30日受賞).
Seunggoo Rim: Best Paper Award, Approach to Reservoir Computing with Schmitt Trigger Oscillator-based Analog Neural Circuits, The 7th Japan-Korea Joint Workshop on Complex Communication Sciences, C5, Alpensia, Pyengonchang, Korea, January 2019.
Kota Ando: Best Paper Award, Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware, The 2018 International Conference on Field-Programmable Technology (FPT'18), December 2018.
Kodai Ueyoshi: IEEE SSCS Predoctoral Achievement Award, QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS, December 1, 2018.
安藤 洸太: 最優秀ポスター賞 (学生部門), ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討, LSIとシステムのワークショップ2018, 於 東京大学 生産技術研究所, 2018年5月15日発表, May 2018.
島田 武: IEEE SSCS Japan Chapter Academic Research Award, FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証, LSIとシステムのワークショップ2018, 於 東京大学 生産技術研究所, 2018年5月15日発表, May 2018.
Ryota Uematsu: IEEE CEDA All Japan Joint Chapter SASIMI Young Researcher Award, Exploring CNN Accelerator Design Space on a Dynamically Reconfigurable Hardware Platform, The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018) (Poster), Kunibiki Messe, Matsue, Japan, March 2018.
Kodai Ueyoshi: ISSCC 2018 Silkroad Award, QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS, 2018 International Solid-State Circuits Conference (ISSCC 2018), February 2018.
山本 佳生: 情報処理学会システム・アーキテクチャ研究会若手奨励賞, 高次数イジングネットワークの時分割処理方式の検討, 電子情報通信学会研究会報告CPSY2017-24, 於 秋田アトリオンビル, pp.83-88, 2017年7月27日発表, July 2017.
安藤 洸太: 電子情報通信学会リコンフィギャラブルシステム研究会優秀講演賞, 二値化ニューラルネットワークアクセラレータのアーキテクチャ検討, 電子情報通信学会研究会報告RECONF2017-3, 於 登別温泉第一滝本館, pp.13-16, 2017年5月22日発表, May 2017.
廣瀬 一俊: 電子情報通信学会コンピュータシステム研究会優秀若手講演賞, 対数量子化による深層ニューラルネットワークのメモリ量削減, 電子情報通信学会研究会報告CPSY2017-8, 於 登別温泉第一滝本館, pp.39-44, 2017年5月23日発表, May 2017.
廣瀬 一俊: 情報処理学会システム・アーキテクチャ研究会若手奨励賞, 対数量子化による深層ニューラルネットワークのメモリ量削減, 電子情報通信学会研究会報告CPSY2017-8, 於 登別温泉第一滝本館, pp.39-44, 2017年5月23日発表, May 2017.
Keisuke Fujimoto: Outstanding M2 Student Award (OM2), A Multi-Level Power-Capping Mechanism for FPGAs, The 1st. cross-disciplinary Workshop on Computing Systems, Infrastructures, and Programming (xSIG 2017), April 2017.
Takuto Tsuji: NCSP'17 Student Paper Award, 6-DoF Camera-Position and Posture Estimation based on Local Patches of Image Sequence, 2017 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing (NCSP 2017), Hyatt Regency Guam, Guam, USA, February 2017.
嶋谷 知, 加藤大真, 亀田 友哉, 藤本 啓輔, 竹内 昌平: 電子情報通信学会コンピュータシステム研究会 優秀若手デモ・ポスター賞, OculusRiftとメニコアシミュレータによる計算ボトルネック可視化システム, 電子情報通信学会研究会報告CPSY2015-46, 於 幕張メッセ, pp.5-6, 2015年10月8日発表, October 2015.
枝元 正寛: 情報処理学会システム・アーキテクチャ研究会若手奨励賞, ニアメモリ処理アーキテクチャのFPGAへの実装と評価, 情報処理学会システム・アーキテクチャ研究会 2015-ARC-216 (電子情報通信学会研究会報告CPSY2015-18), 於 ビーコンプラザ別府, 2015年8月4日発表, August 2015.
Shohei Takeuchi: Featured Poster Award, A Parameterized Many Core Simulator for Design Space Exploration, IEEE Symposium on Low-Power and High-Speed Chips 2015 (COOL Chips XVIII) (Poster), Yokohama Japan, April 2015.
田ノ元 正和, 枝元 正寛, 竹内 昌平: 第2回 ARC/CPSY/RECONF高性能コンピュータシステム設計コンテスト プロセッサ設計部門 3位入賞, IPコア開発フレームワークPyCoRAMを用いたHW/SW協調FPGAアクセラレータの開発, 情報処理学会FIT2014情報科学技術フォーラム, September 2014.
学会活動
国際学会
IEEE International Conference on High Performance Computing (HiPC), Program Committee Member, 2021--
IEEE International Conference on Computers, Software & Applications (COMPSAC), Program Committee Member, 2018, 2020--
Asia and South Pacific Design Automation Conference (ASP-DAC), Technical Program Committee Member, 2020--
Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), Technical Program Committee Member, 2018 (Design Experiences), 2019, 2021, 2022 (System Level Design)
IEEE International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC), Program Committee Member, 2018--
IEEE Symposium on Low-Power and High-Speed Chips (COOL Chips), Program Committee Member, 2017--
International Symposium on Computing and Networking (CANDAR), Program Vice-Chair (Track-2 Chair), 2017--
International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART), Technical Program Co-Chairs, 2019
The International Conference on Field-Programmable Technology (FPT), Web Chair, 2018
IEEE/ACM International Symposium on Microarchitecture (MICRO), Registration Co-Chairs, 2018
International Forum on MPSoC for Software-defined Hardware, Organizing Committee Member, 2017--2018
ACM/IEEE International Symposium on Low Power Electronics and Design (ISLPED), Technical Program Committee Member, 2020
International Workshop on Machine Learning Systems Engineering (iMLSE), Technical Program Committee Member, 2020
ACM International Conference on Computing Frontiers (CF), Technical Program Committee Member, 2020
IEEE International Conference on Computer Design (ICCD), Technical Program Committee Member, 2019--2020
International Workshop on Advances in Networking and Computing (WANC), Program Committee Member, 2015--2020
The International Conference on Field-Programmable Technology (FPT), Program Committee Member, 2014, 2018--2019
International Conference on Parallel Processing (ICPP), Technical Program Committee Member, 2019
International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART), Program Committee Member, 2017--2018
International Workshop on Computer Systems and Architectures (CSA), Program Committee Member, 2015--2017
International Symposium on Computing and Networking (CANDAR), Program Committee Member, 2014--2016
IEEE/ACM International Symposium on Networks-on-Chip (NOCS), Local Arrangement Chair, 2016
International Forum on MPSoC for Software-defined Hardware, Proceedings Chair, 2016
国内学会
Cross-disciplinary workshop on computing Systems, Infrastructures, and programminG (xSIG), プログラム副委員長, 2022年
日本ソフトウェア科学会 機械学習工学研究会 システム基礎WG, 幹事, 2019年度--
Cross-disciplinary workshop on computing Systems, Infrastructures, and programminG (xSIG), プログラム委員, 2017年--2021年
情報処理学会論文誌コンピューティングシステム (ACS), 編集委員, 2017年度--2020年度
電子情報通信学会 英文論文誌Special Section on Parallel, Distributed, and Reconfigurable Computing, and Networking小特集, 編集委員長, 2020年度
電子情報通信学会 英文論文誌 Special Section on Parallel, Distributed, and Reconfigurable Computing, and Networking小特集, 編集幹事, 2019年度
電子情報通信学会 英文論文誌Special Section on Parallel and Distributed Computing and Networking小特集, 編集幹事, 2018年度
電子情報通信学会 若手による若手のための学会革新ワーキンググループ, 委員, 2020年度--2021年度
情報処理学会システム・アーキテクチャ研究会 (ARC), 運営委員, 2018年度--2021年度
電子情報通信学会 リコンフィギャラブルシステム研究会 (RECONF), 専門委員, 2016年度--2021年度
電子情報通信学会 コンピュータシステム研究会 (CPSY), 幹事, 2017年度--2020年度
電子情報通信学会 コンピュータシステム研究会 (CPSY), 幹事補佐, 2015年度--2016年度
JACORN 2015, 組織委員長, 2015年
電子情報通信学会 集積回路研究会 (ICD), 学生TPC, 2011年度--2012年度
研究助成
（企業共同研究費は記載しない）
JST CREST（信頼されるAIシステムを支える基盤技術）, 研究代表者, D3-AI: 多様性と環境変化に寄り添う分散機械学習基盤の創出, 2021年度--2026年度
日本学術振興会 科研費 基盤研究(B), 研究代表者, 性能最適化が容易なマルチパラダイム型高位合成フレームワークの創出, 2019年度--2022年度
NEDO（高効率・高速処理を可能とするAIチップ・次世代コンピューティングの技術開発「革新的AIエッジコンピューティング技術の開発」）, 再委託（研究代表者: 株式会社フィックスターズ）, エッジビジョンAIを超軽量化し短TATで実装する技術の研究開発, 2018年度--2021年度
JST さきがけ（革新的コンピューティング技術の開拓）, 研究代表者, アーキテクチャとアルゴリズムの協調による高効率深層学習システムの創出, 2018年度--2021年度
JST CREST（Society 5.0を支える革新的コンピューティング技術）, 研究参加者（研究代表者: 本村 真人）, 学習/数理モデルに基づく時空間展開型アーキテクチャの創出と応用, 2018年度--2023年度
日本学術振興会 科研費 基盤研究(S), 研究分担者（研究代表者: 本村 真人）, 知能コンピューティングを加速する自己学習型・革新的アーキテクチャ基盤技術の創出, 2018年度--2022年度
NEDO（高効率・高速処理を可能とするAIチップ・次世代コンピューティングの技術開発「革新的AIエッジコンピューティング技術の開発」）, 再委託（研究代表者: 株式会社ソシオネクスト）, 進化型・低消費電力AIエッジLSIの研究開発, 2018年度--2020年度
日本学術振興会 科研費 基盤研究(B), 研究分担者（研究代表者: 池辺 将之）, 深層畳み込みニューラルネットと有用画像処理における共有演算能力の相互変換手法, 2018年度--2020年度
北海道大学 科研費研究種目ステップアップ支援事業, 研究代表者, 1000千円, 2018年度
株式会社テクノバ 研究助成 第2回テクノバ賞, 研究代表者, 数値表現最適化によるIoT向け高効率深層学習アクセラレータの開発, 1000千円, 2017年度
北海道大学 スタートアップ支援研究費, 研究代表者, 1000千円, 2016年度
日本学術振興会 科研費 若手研究(B), 研究代表者, メモリ性能を最大限活用するFPGAアクセラレータ最適設計フレームワーク, 3900千円 (直接経費3000千円, 間接経費900千円), 2016年度-2017年度
公益財団法人マツダ財団 研究助成, 研究代表者, FPGAアクセラレータの性能と開発容易性を両立するマルチパラダイム設計フレームワーク, 1200千円, 2014年度-2016年度
日本学術振興会 特別研究員奨励費, 研究代表者, メニーコア時代のHW/SW研究を加速するスケーラブルなHWシミュレータの開発, 1900千円, 2011年度-2013年度
担当講義
カスタムコンピューティング特論, 東京大学 大学院情報理工学系研究科, 2020年度--
コンピューティングアーキテクチャ, 東京大学 理学部情報科学科, 2020年度--
プロセッサ・コンパイラ実験, 東京大学 理学部情報科学科, 2020年度--
計算機構成論, 東京大学 理学部情報科学科, 2020年度--
ハードウェア構成法, 東京大学 理学部情報科学科, 2020年度--
集積システム学特論, 北海道大学 大学院情報科学研究科 情報エレクトロニクス専攻, 2017年度--2019年度
情報学1, 北海道大学, 2017年度--2019年度
ディジタル回路, 北海道大学 工学部 情報エレクトロニクス学科, 2016年度--2018年度
電気電子工学実験, 北海道大学 工学部 情報エレクトロニクス学科, 2016年度--2018年度
システムLSI学特論, 北海道大学 大学院情報科学研究科 情報エレクトロニクス専攻, 2016年度
リコンフィギャラブルコンピューティング (英語開講), 奈良先端科学技術大学院大学 情報科学研究科, 2015年度--2016年度
コンピューティングアーキテクチャ特論1, 奈良先端科学技術大学院大学 情報科学研究科, 2014年度--2016年度
コンピューティングアーキテクチャ特論2, 奈良先端科学技術大学院大学 情報科学研究科, 2014年度--2016年度
コンピューティングアーキテクチャ特論3, 奈良先端科学技術大学院大学 情報科学研究科, 2014年度--2016年度
コンピューティングアーキテクチャ特論4, 奈良先端科学技術大学院大学 情報科学研究科, 2014年度--2016年度
ハードウェア設計論1 (英語開講), 奈良先端科学技術大学院大学 情報科学研究科, 2014年度
経歴
職歴等
2019年10月-現在 東京大学 大学院情報理工学系研究科 コンピュータ科学専攻 准教授（理学部 情報科学科 兼担）
2018年10月-2022年3月 科学技術振興機構 (JST) さきがけ研究者（兼任）
2019年4月-2019年9月 北海道大学 大学院情報科学研究院 情報エレクトロニクス部門 准教授
2016年12月-2019年9月 北海道大学 電子科学研究所 附属社会創造数学研究センター 准教授
2016年10月-2019年4月 北海道大学 大学院情報科学研究科 情報エレクトロニクス専攻 准教授
2014年4月-2016年9月 奈良先端科学技術大学院大学 情報科学研究科 助教
2011年4月-2014年3月 日本学術振興会 特別研究員 (DC1)
2013年6月-7月 カーネギーメロン大学 客員研究員
2011年6月-8月 株式会社 富士通研究所 インターンシップ
学歴
2014年3月 東京工業大学 大学院情報理工学研究科 計算工学専攻 博士課程 修了, 博士（工学）
2011年3月 東京工業大学 大学院情報理工学研究科 計算工学専攻 修士課程 修了, 修士（工学）
2009年3月 東京工業大学 工学部 情報工学科 卒業, 学士（工学）
2007年4月 東京工業大学 工学部 情報工学科 3年次編入学
2007年3月 福島工業高等専門学校 電気工学科 卒業, 準学士（工学）