Memory

In-DRAM processing circuit is able to reduce operation time and power consumption than the traditional CPU+MEMORY system in performing the complicated computation such as convolution. These benefits are gained by bitwise and parallel processing of the in-DRAM convolution circuit. To realize the in-DRAM circuit, in this letter, we propose an inter-bank processing circuit with bitwise summation/comparison circuit for performing convolution inside DRAM. Compared to the intra-bank bitwise operation, the inter-bank circuit can significantly reduce the power consumption and the number of row activation cycles to accomplish convolution. For the number of cycles, the inter-bank circuit takes only 65 cycles for calculating 16×16 feature map. On the contrary, the intra-bank needs as many as 192 cycles. In terms of power consumption, the inter-bank circuit consumes smaller power by 35% than the intra-bank. In the proposed in-DRAM processing circuit, no complicated multiplier and adder are needed in performing the convolution. The MNIST recognition rate of the proposed bitwise processing circuit can be as high as 97.28%, indicating very little loss due to the ternary kernels.

Research Paper: In-DRAM bitwise processing circuit for low-power and fast computation (SCI)

​​PERFORMANCE ANALYSIS OF SRAM DESIGNS USING TSMC 90nm CMOS TECHNOLOGY​

​​Cache memory, which is built up of static-random-access-memory (SRAM) cells, is an important part in computer aiming to reduce latency caused by the separation of processor and external memory. Designing of SRAM must consider stability in operation of holding, writing, and reading. This study analyses and shows advantages in using eight-transistor (8T) structure in compared with normal six-transistor (6T) one for the SRAM cell. The 8T structure occupies a small area while significantly enhancing the stability. The operation of the 32-bit memory based on the 90nm complementary metal oxide semiconductor (CMOS) technology is described in detailed by using the CADENCE SPECTRE tool. Additionally, this study analyses and compares the power consumption, the delays in reading and writing operations of each structure under various simulated scenarios

Bộ nhớ đệm được cấu tạo từ các ô nhớ truy xuất ngẫu nhiên tĩnh (static random access memory - SRAM) là một thành phần rất quan trọng trên các máy tính hiện đại nhằm để giảm độ trễ do sự tách biệt giữa bộ xử lý và bộ nhớ. Các thiết kế bộ nhớ SRAM cần có sự ổn định trong các hoạt động ghi, đọc và giữ dữ liệu. Nghiên cứu đã phân tích và so sánh các lợi điểm có được của thiết kế 8 transistor (8T) so với 6 transistor (6T) được dùng cho các ô nhớ SRAM. Thiết kế 8T với diện tích thiết kế nhỏ trong khi có thể cải thiện đáng kể độ ổn định. Hoạt động của bộ nhớ 32 bit được trình bày một cách chi tiết sử dụng công cụ thiết kế CADENCE SPECTRE trên công nghệ bán dẫn kim loại ô-xít bù (Complementary Metal Oxide Semiconductor - CMOS) kích thước 90nm. Bên cạnh đó, nghiên cứu đưa ra một phân tích và so sánh chi tiết công suất tiêu thụ và thời gian trì hoãn với các điều kiện hoạt động khác nhau trên từng thiết kế

Thông tin chi tiết tại https://jst-ud.vn/jst-ud/article/view/7716