Các vi mạch điển hình.

và . là đầu vào cho phép của chip, được sử dụng để đặt thiết bị vào chế độ có đợi khi năng lượng tiêu thụ giảm. Chân là đầu vào hai mục đích, có chức năng phụ thuộc vào chế độ hoạt động của thiết bị.

cho phép đầu ra và được sử dụng để kiểm soát vùng đệm đầu ra dữ liệu của thiết bị, sao cho có thể nối thiết bị này với bus dữ liệu của bộ vi xử lý mà không xảy ra chanh chấp bus. Vpp là điện thế lập trình đặt biệt bắt buộc phải có trong suốt giai đoạn lập trình.

Hình 4.12 (a) Kí hiệu logic của EPROM M2732A; (b) Sơ đồ chân; (c) Vỏ EPROM với cửa sổ tia tử ngoại; (d) Chế độ hoạt động của EPROM M2732A

3.2 Chip EPROM M27C64A

IC EPROM M27C62A là loại EPROM có dung lượng lớn 8Kx8 và thời gian truy xuất là 150ns. Đây là loại EPROM đang phổ biến trên thị trường, có hai dạng vỏ khác nhau để người dùng có thể chọn lựa tuỳ theo nhu cầu. Hình 4.13 minh họa ký hiệu logic và chức năng của các chân EPROM M27C64A.

Chế độ hoạt động của EPROM M27C64A như bảng hình 4.14

4.1 IC SRAM MCM6264C

Một loại IC SRAM thực tế hiện dàn có mặt trên thị trường là MCM6264C CMOS 8Kx8 với chu kỳ đọc và chu kỳ ghi là 12ns, công suất tiêu thụ ở chế độ standby chỉ là 100mW. Sơ đồ chân và hình dạng của IC này được minh họa trong hình 4.28.

Cấu trúc bên trong của IC SRAM như hình 4.29. Ở đây có 13 đầu vào địa chỉ và 8 đường vào/ra dữ liệu. 4 đầu vào điều khiển quyết định chế độ vận hành của thiết bị, theo như bảng các chế độ hoạt động hình 4.30.

Đầu vào cũng chính là đầu vào . ở mức thấp cho phép ghi dữ liệu vào RAM, với điều kiện RAM này được chọn cả hai đầu vào E đều tích cực. ở mức cao sẽ cho phép hoạt động đọc, miễn là linh kiện phải được chọn và bộ đệm đầu ra được kích hoạt bằng

= LOW. Khi không được chọn linh kiện này sẽ trở vào chế độ năng lượng thấp, và không có đầu vào nào có hiệu lực.

4.2 IC DRAM TMS44100

Hiện năng trên thị trường đang có mặt IC DRAM TMS44100 4Mx1 của hãng Texas Intruments. Sơ đồ chân và chức năng của các chân được minh họa ở hình 4.31.

Hình 4.32 là sơ đồ cấu trúc bên trong của IC DRAM TMS44100.

Một mảng ô nhớ sắp xếp thành 2048 hàng x 2048 cột. Bộ giải mã địa chỉ, do mỗi lần chỉ chọn một hàng nên có thể xem đây như là bộ giải mã 1 trong 2048. Do các đường địa chỉ được dồn kênh nên toàn bộ 22 bit địa chỉ không thể xuất hiện cùng một lúc. Một điều lưu ý là, ở đây chỉ có 11 đường địa chỉ và chúng phải đi đến cả thanh ghi địa chỉ hàng lẫn thanh ghi địa chỉ cột. Mỗi thanh ghi địa chỉ chứa một nửa địa chỉ 22 bit. Thanh ghi hàng lưu trữ nửa trên, thanh ghi cột lưu trữ nửa dưới. Hai đầu vào xung chọn (strobe) rất quan trọng chi phối thời điểm thông tin địa chỉ được chốt lại. Đầu vào chọn địa chỉ hàng

đếm nhịp thanh ghi địa chỉ hàng 11 bit. Đầu vào chọn địa chỉ cột

đếm nhịp thanh ghi địa chỉ cột 11 bit.

Một địa chỉ 22 bit được áp vào DRAM này qua 2 buớc, sử dụng và . Ban đầu cả lẩn đều ở mức cao (hình 4.33 minh họa thời gian).Tại thời điểm t₀, địa chỉ hàng 11 bit (A₁₁ đến A₂₂) được áp vào đầu vào địa chỉ. Sau thời gian cho phép t_RS cần thiết để đặt thanh ghi địa chỉ hàng, đầu vào

bị đẩy xuống thấp tại thời điểm t₁. NGT (chuyển trạng thái trên sườn xuống của tín hiệu) nạp địa chỉ hàng vào thanh ghi địa chỉ hàng sao cho từ A₁₁ đến A₂₁ lúc này xuất hiện tại đầu vào bộ giải mã hàng.

ở mức thấp còn cho phép bộ giải mã hàng, hầu có thể giải mã địa chỉ hàng và chọn được 1 hàng trong mảng.

Tại tời điểm t₂, địa chỉ cột 11 bit (từ A₀ đến A₁₀) được áp vào đầu vào địa chỉ. Tại thời điểm t₃ đầu vào xuống thấp để nạp địa chỉ cột vào thanh ghi địa chỉ cột, vậy là có thể tiến hành hoạt động đọc hay ghi trên ô nhớ đó như trong RAM tĩnh.