4.05.1 - Симм. сигнала ОУ

Скорее всего это связано с тем, что выход ПЛИС 0..3.3В, после ОУ этот сигнал развязывается по постоянке через электролитический конденсатор. Все стремится к нолю, а ноль в этом сигнале - 1/2 питания. Потому и ассиметрия.

Для решения вопроса попробовал две схемы: дифф выход и обычный. Скорее всего выберу второй вариант, потому что 2 выхода на один сигнал - это жирновато.

Файлы мультисима в SVN:

https://code.google.com/p/fpga-synth/source/browse/trunk/schemes/audio_out/DIFF_OPAMP.ms13

https://code.google.com/p/fpga-synth/source/browse/trunk/schemes/audio_out/notDIFF_OPAMP.ms13