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본 연구에서는 SONOS FinFET의 Charge-Trapping Layer(CTL)를 활용하여 임계전압(VTH)과 전압전달특성(VTC)을 제어할 수 있는 재구성형 ternary inverter를 제안하였습니다. CTL의 적용 위치와 저장 전하에 따라 VTC의 중간 논리 레벨과 switching boundary를 선택적으로 조절함으로써, 하나의 회로에서 ternary와 binary 동작을 재구성할 수 있음을 입증하였습니다. 연구 결과는 Scientific Reports에 게재되었습니다.

본 연구에서는 Vertical-Channel-Transistor (VCT) DRAM의 소자 파라미터 변화에 따른 성능 및 집적도 간 trade-off를 분석하고, 고집적화를 위한 스케일링 가능성을 체계적으로 평가하였습니다. TCAD 시뮬레이션과 레이아웃 최적화를 통해 BL–channel partial overlap 구조를 적용하여 전기적 특성과 센싱 성능을 유지하면서 셀 면적을 추가로 약 8.5% 축소하였습니다. 연구 결과는 IEEE Access에 게재되었습니다. 

본 연구에서는 Si 기판 기반 Al₀.₁₇Ga₀.₈₃N/GaN HEMT에 대한 양성자(Proton) 방사선 조사 후 발생하는 Current Collapse 현상을 체계적으로 분석하였습니다. DC 및 펄스 측정을 통해 방사선에 의해 유도되는 트랩 효과와 동적 전류 특성 변화를 규명하여, 우주·국방 등 방사선 환경에서의 GaN 전력소자의 신뢰성 향상을 위한 기반을 제시하였습니다. 연구 결과는 Results in Physics에 게재되었습니다. 

교육부가 주최하고 한국산업기술진흥원(KIAT) 및 한국반도체산업협회가 주관한 「2025 STOB리그(반도체 경진대회)」에서 SDAL 학부연구생 김서현 학생이 최우수상(교육부 장관상)을 수상하였습니다. 디스플레이의 BPD(Bad Pixel Detection)와 BPC(Bad Pixel Correction)를 위한 하드웨어 기반 뉴럴네트워크 기술을 제안하여 높은 창의성과 기술성을 인정받았습니다. 

본 연구에서는 기존 Single-sided Row Hammer를 확장한 Extended Single-sided Row Hammer(ESH) 개념을 제안하고, TCAD 시뮬레이션을 통해 Row Hammer 발생의 물리적 메커니즘을 체계적으로 분석하였습니다. 특히 워드라인 간 전기장 분포와 전자 이동 메커니즘을 규명하여 DRAM 신뢰성 향상을 위한 새로운 분석 방법을 제시하였으며, 연구 결과는 IEEE Electron Device Letters (IEEE EDL)에 게재되었습니다. 

본 연구에서는 FET형 및 Diode형 3D NAND Flash Memory에서 Grain Boundary가 소자 특성과 메모리 동작에 미치는 영향을 비교 분석하였으며, Diode형 구조가 Grain Boundary에 대한 우수한 내성과 안정적인 MLC(Multi-Level Cell) 동작 특성을 제공함을 규명하였습니다. 해당 연구 결과는 IEEE Transactions on Electron Devices (IEEE TED)에 게재되었습니다. 

본 연구에서는 SiC CMOS FinFET의 구조를 최적화하여 고온 환경에서도 우수한 전기적 특성과 낮은 소비전력을 동시에 구현할 수 있는 SoC(System-on-Chip)용 로직 소자를 제안하였습니다. 이를 통해 극한 환경에서 안정적으로 동작하는 차세대 SiC CMOS 로직 기술의 가능성을 제시하였으며, 연구 결과는 Scientific Reports에 게재되었습니다.