AT.DAC8k
Простой многоканальный с примером порядка восстановления
Размещение на учебном сервере
Файлы проекта перенесены на сервер и сделана первичная синхронизация.
Ниже покажем примерный порядок восстановления проекта. Будем считать проект рабочим, за исключением потери свойств проекта и правил, или появления других возможностей в более свежих версиях Altium Designer. Все будет комментироваться в панели Comment and Task.
PCB DOC
Rule And Violation
Выполним команду: Design rule check. Количество ошибок много, но их типов приемлемо. Начнем с анализа тех, количество которых максимально.
Раздел Hole Size
Я создам задачу "Устранить ошибки Hole Size ".
В соответствующем разделе панели Rule and Violation есть одно правило, с проверкой на минимальный размер 0.5мм. В то время как в проекте присутствуют сквозные отверстия диаметром 0.2мм и микроVia с диаметром отверстий 0.1мм.
Открываем панель PCB, раздел Holе Size Editor и убеждаемся в этом. Очевидно, данный раздел правили из оригинального проекта был удален.
В разделе правил для правила с низшим приоритетом изменяем значение Minimum на 0.2mm.
Добавляем новое правило, указываем его параметры и объекты, но которое оно действует.
Проверяем правила -- ошибок нет. Делаем отметку о выполнении задачи.
я буду сохранять этапы работы, чтобы у вас была возможность повторить и сравнить результаты.
Раздел Via Style
Очевидно, здесь подобная ситуация. Правило одно, типов Via (анализируя PCB) -- три:
Сквозные 0.25/0.5mm, 0.2/0.5
Buried 0.25/0.5mm
uVia 0.1/0.3мм, 0.1/0.5мм,
Заменим v50h20 на v50h25 (снизим количество применяемых отверстий).
Объединим все uVia в один тип v30h10
Раздел Clearance (Via to Pad)
Анализ PCB показывает:
В проекте везде используется Via in Pad.
Чисто сквозных Via немного, а большинство в зоне, где нет установки компонетов.
В данном проекте не будем применять правило Clearance _Via_SameNet и удалим его
Раздел Hole to Hole Clearance
Анализ PCB показывает что в проекте везде используется Via in Pad, как с совмещенным центром, так и на пояске Burred Via. Необходимо, будет указать, что Burred Via должны быть Filled and Capping (заполнены смолой и восстановлен металлизация поверх отверстия.
Делаем библиотеку отверстий и указываем в ней нужные параметры.
Обращаю внимание, некоторые параметры для отверстия можно установить только через библиотеку отверстий.
Добавляем 2 правила:
uVia to Burried, где:
Разрешаем Stacked и указываем отрицательный зазор (не проверяем).
В первом условии указываем тип uVia.
Во втором условии указываем Burried.
uVia to uVia, где: указываем зазор 0.1мм, в обоих условиях -- тип uVia.
Оставшиеся 5 ошибок являются действительно ошибками, находим и устраняем на PCB
Раздел NetAntennae
Здесь действительно есть ошибки. А примере uVia, выходящая на TOP Layer не имеет подключения. К этому разделу будем постоянно возвращаться, по мере возникновения новых ошибок. Пока все их просматриваем и удаляем ненужные объекты
Раздел Clearance.
Здесь немного ошибок. Каждую просматриваем и исправляем тем или иным способом. Изменяем размер uVia на 0.1..0.25mm (не забываем про правила), чтобы не снижать зазора по меди не внешних слоях. Часть ошибок оставлена в состоянии Waved для анализа с продвинутыми абитуриентами.
Раздел Component Clearance.
Проект и библиотеки старые, поэтому правило не меняем. Частично несколько компонетов раздвигаем, чтобы правила выполнялись. После повторно проверяем правила раздела Clearance.
Раздел Un-Routed Net
Несколько ошибок находим и исправляем.
Однако в новых версиях появилась возможность контроля завершения трасс в центре Pad. Устанавливаем флаг делаем повторную проверку и устраняем найденный ошибки. Их довольно много (35 и есть критические).
Раздел SilkToSilk
Раздел SilkOverComponentPads
Да раздела проверяющие расположение шелкографии. Частично правили расположение компонетов, возможны ошибки в библиотеках. Исправляем.
Design Rule Checker
Проверяем, все ли проверки включены находим и исправляем:
Не включено новое правило Modified Polygon -- включаем.
Не проверялись дифференциальные линии, а они в проекте есть.
Включаем, проверяем и считаем PCB первичный входной контроль прошел.
В реальности проекты просматриваются но много более тщательно
Входной контроль и модификация схемы
При компиляции схемы возникла 2 типа ошибок:
Назвать Bus посредством 2 точек в новой версии Altium уже не допустимо. Таких ошибок 4, найдем их исправим.
Все директивы -- скроем надписи Net Class (они не информативны и вводят в заблуждение). В новой версии Altium эта возможность есть. Удалим директиву на рисунке и добавим ее на данные цепи.
Библиотеки проекта сделаны в сетке 200 mil поэтом менять шрифты и шаблоны станем.
Валидация схемы успешна
Синхронизация схемы и PCB
При синхронизации схемы нет одного Footprint. У меня нет доступа к исходным библиотекам. Поэтому обновим на схеме ссылку на то, что имеется в PCB
Плата и схема синхронизированы
Проект оставлен для работы с абитуриентами