計畫主持人: 王俊堯 教授

共同主持人: 陳聿廣 助理教授

為了將服務分散化，打破雲端計算(cloud computing)的限制，改採用fog/edge computing的概念取代，讓AI無論是在裝置和服務面上，皆可以遍佈各處。由於終端元件通常只有有限的資源且電源供應不是很充裕，減少計算量及功率消耗就變得非常重要。同時誤差容忍及回復精確性的要求也是必須要考量的。因此在本計畫中，我們將研究有考量到效能及功耗優化的AI終端計算的架構和演算法。

分項一: 二值化神經網路之近似計算與優化: 將二值化神經網路應用於移動平台的終端元件上，可以提升能源效率及減少模型的大小。在模型推論時，運用近似計算及優化的技術，在滿足正確性的限制下，來減少計算量及硬體的需求。

分項二: 考慮積極性能優化人工智慧晶片之高效自適應神經網絡:本分項計畫考量兩種人工智慧晶片產生運算錯誤情形。第一種為考慮硬體的運算資源，使用激進的時序或功耗最佳化下所產生的運算錯誤，第二種為使用低功耗的記憶體內運算時，因環境條件所產生的運算變異錯誤，本分項計畫將分析運算錯誤與功率消耗考量的關係，接著提出高效自適應神經網絡，在符合功率優化考量下同時維持神經網路於人工智慧晶片上的應用準確度。

分項三: 神經網路分層量化技術之軟硬體設計與整合平台: 針對AI計算於終端裝置的節能需求，提出一個基於分層量化技術之優化平台，其中包括分層量化軟體的開發、強化分層量化之節能效果所需的硬體設計、以及整合前述軟硬體所需的工具鏈。

計畫主持人: 王俊堯 特聘教授

共同主持人: 陳聿廣 助理教授

計畫簡介

近年來，在政府策略性的推動下，我國的積體電路設計產業蓬勃發展。但隨著積體電路應用的廣泛，不管是一般的消費型電子、車用電子、醫療用電子或綠能電子及其相關系統，都已面臨到設計及整合複雜度急增的問題。此外，伴隨著積體電路製程技術的進步(奈米製程及三維積體電路製程等)及創新設計流程的導入(系統層級設計及生物晶片設計等)，也使得積體電路設計的難度急增。為解決以上的問題，積體電路設計產業須倚賴電子設計自動化(EDA)工具的輔助來設計出高效能、低成本的產品，故EDA工具於積體電路設計工業所扮演的角色十分重要。因此，EDA人才的培育，實刻不容緩。尤其近年來陸續有我國本土電腦輔助設計工具的問世和國際重量級電腦輔助設計公司在我國成立研發部門，此對提升我國在積體電路工業的產值與實力，裨益極大。有鑑於此，教育部顧問室特於88學年度起舉辦本競賽及其相關活動，以鼓勵大學校院學生從事積體電路電腦輔助設計軟體之製作。過去幾屆競賽獲得熱烈迴響，參與CAD競賽之師生每屆達兩、三百人。對培育相關人才，提昇我國積體電路設計領域之整體能力裨益極大。為提高台灣在國際上的能見度與影響力，2012年起 CAD 競賽更以過去幾屆競賽為基礎，在保有國內賽的傳統之餘，擴大參與層面，新增加國際賽，讓定題組競賽分為國際賽與國內賽同時進行，所有國內參賽隊伍除了與來自國外隊伍一同參與國際賽之外，大會另外針對國內隊伍(排除已於國際賽得獎的國內隊伍)，以相同於國際賽的評分方式與標準進行國內賽，以鼓勵並維持國內大專院校學生熱情參與此競賽的傳統。

計畫主持人: 陳聿廣 助理教授

計畫簡介

隨著製程的快速進步與發展，現今的晶片(IC)設計複雜度與以往相比，已經大幅度的提高，為了使IC設計的過程能夠更快速與精確，晶片及硬體之設計與製造已經形成了精密分工的供應鏈產業，電子產品中的晶片從設計、驗證、製造、封裝、測試到組裝為產品，都可能由不同的公司進行服務，這樣的分工雖然能大幅提升每個步驟的專業度與精細度，卻也讓產品在製造的過程中，存在被惡意廠商或個人進行攻擊或竄改的機會：若在電子產品製造供應鏈中的一家或多家廠商，在生產過程中過量製造圖利，或是進行旁通道、逆向工程等未經授權的破解，亦或更進一步的進行硬體特洛伊木馬植入、IC偽造、IC詐騙等變造，都將大大威脅晶片的安全性與可靠度。

本模組將在「晶片及硬體之供應鏈層次的資安防護設計」這個於國際間已經興起，但在台灣尚未普及的重要議題上，規劃一完整的介紹、入門課程。課程將介紹各種電子產品製造供應鏈中的安全性、可信度問題，並討論可行的解決方案，另將以智慧晶片系統應用為主軸，提出相關的理論、技術說明，最後輔以一系列的實驗，以期收到理論與實務並重的功效。除了電子產品製造供應鏈中安全性、可信度的介紹，主要的課程內容還將在下面的幾個主題上有深入的探討：特洛伊、旁通道、IC偽造、IC詐騙、逆向工程、過量製造，針對每個主題，相關的防護技術之設計及自動化，也會有質量並重的討論。

在計畫執行過程中，我們亦會規劃與業界(或學術性專業社團)舉辦研討會或座談會，希望藉由研討會或座談會讓推廣範圍並不局限於學校人士，可以進行全方位的交流與推廣，讓更多人了解晶片及硬體安全的重要性，並學習電子產品製造供應鏈環境下所需的安全性、可靠性、以及硬體防護設計技術。

計畫主持人: 周景揚 教授

共同主持人: 陳聿廣 助理教授

計畫簡介

隨著半導體製程的迅速發展與電腦計算能力的大幅提升，機器學習(machine learning, ML)的應用逐漸受到重視。其中，深度類神經網路(Deep Neural Network, DNN)[2]透過類比人類大腦工作的方式，讓電腦在運算過程中能有「學習」的能力。在現今常見的深度類神經網路架構中，包含了大量的乘法及加法運算(multiply-and-accumulates, MACs)，在硬體設計上，如何有效率的處理這些計算，成為非常重要的課題。另一方面，為了達到更及時的運算效能，邊緣運算被提出，透過直接在邊緣節點進行部分的資料處理，來提升運算速度。然而，由於邊緣節點往往僅有有限的運算能力及能源供應，如何有效率的在邊緣節點上執行深度類神經網路的運算，亦是一大重要課題。在過去的研究中，雖已有不少的研究者提出不同的AI加速器設計來加速深度類神經網路計算，但這些研究大多以一般的運算平台(如GPU或CPU)為考量，若將這些加速器用於邊緣節點上，很可能會因過度耗能而無法使用。更重要的，過去鮮少有研究者考慮不同運算單元之間因老化現象所造成的運算效能/準確度差異。我們認為，如果能設計出適用於邊緣節點的PE架構來加速MACs計算，以及善用不同PE的老化差異來更進一步的提升運算精準度，將能更有效率地在邊緣節點進行AI運算。因此，本計畫將開發一考量老化效應且適用於邊緣運算之AI加速器。具體而言，本研究將解決以下三個具挑戰性的問題：

1. 適用於邊緣節點MAC運算之動態可調變式處理單元設計；

2. 考量老化效應之MAC-PE分派演算法開發；

3. 提出一適用於上述MAC-PE分派演算法之AI加速器結構設計。

我們將使用FPGA實作我們所提出的PE設計，並透過軟體程式實現MAC-PE分派演算法，最終透過UltraScale + MPSoC Development Kit進行AI加速器結構實作，以驗證我們所提出適用於邊緣節點之AI加速器設計。

計畫主持人: 張世杰 教授

共同主持人: 陳聿廣 助理教授

計畫簡介

AI 模型的高效能運算平台在近期備受關注，以滿足AI運算中嚴格的延遲、功耗和準確度要求。在這個研究計畫中，我們將解決AI 運算平台中所面臨的多重挑戰，並提出適切的優化演算法，以建構一適用於 XR 應用的異質 AI 運算平台。不同於多數過往研究僅考量單一AI模型與單一計算裝置(Device)的AI 計算平台，此研究假設多個模型將會在由CPU、AI 加速器和記憶體內運算 (CIM) 模塊等設備組成的計算平台上進行處理。在這個多裝置平台上，我們將建構適合XR互動應用的輕量級模型，並設計相應的AI軟體與硬體架構，以實現性能和準確性的平衡。更進一步的，本計畫將探索和優化應用於XR的多模型多裝置AI軟硬體架構，並針對應用層、模型層、編譯器層、硬體層等進行逐層優化外及跨層垂直整合。特別值得一提的是，我們的計算加速平台將以清華大學(NTHU)和工研院(ITRI)共同研發的Tiledbased DCNN 加速器平台架構為基礎加以延伸改良，並將本計畫中各子計畫之研究成果在此平台上進行整合，以建置多重深度神經網路異質加速平台，並於此平台上展示XR人機互動頭盔之使用者視覺專注區域預測與多樣性手勢辨識的應用。

具體而言，本計劃包含以下六個子計畫：

子計畫一：延展實境之人機互動深度學習輕量化模型開發

子計畫二：考量硬體平台之深度神經網路及深度學習編譯器協同最佳化

子計畫三：應用於混合式人工智慧模型之多目標優化之研究

子計畫四：多重深度神經網路加速平台及軟硬體協同設計技術

子計畫五：電路系統暫態電路除錯工具以及深度神經網路加速平台應用

子計畫六：適用於多模態機器學習之混合記憶體內運算架構與最佳化研究

計畫主持人: 陳聿廣 助理教授

計畫簡介

高效能晶片的普及化造就了現今人工智慧(AI)與機器學習(ML)的蓬勃發展，並已相當廣泛地應用於各領域。AI與ML的成功，依賴其背後的演算法進行大量的資料運算，然而現今的計算機主流多採取馮紐曼架構，並無法有效率的處理資料密集運算。近年運算記憶體(CIM)的概念備受關注，透過修改記憶的架構與添加適當的周邊電路，便能直接在記憶體內部實現邏輯及算術運算，大幅度的提升了運算效能。然而，隨著大量且密集的使用，CIM電路將受到老化現象的威脅，且因大多CIM架構都透過類比訊號來進行運算，因此對於老化效應非常敏感，在需要精密計算的應用如自駕車、衛星控制等領域上，老化造成的影響將大大降低了CIM的可靠度與可實用性。在過去的研究中，雖已有許多不同的CIM架構被提出，但鮮少有研究著墨於老化效應對CIM造成的影響。因此，在此三年期的研究計畫中，我們將提出一完整的CIM抗老化策略，包含老化分析、偵測、緩解之演算法及架構設計，來提升CIM的可靠度與生命週期。

具體而言，本研究將解決以下三個具挑戰性的問題

(A)適用於SRAM CIM邏輯運算電路的老化偵測及緩解策略與設計指南

(B)適用於SRAM CIM MAC運算電路之老化偵測及抗老化架構設計

(C)適用於RRAM CIM 運算電路的老化緩解策略與考量老化的CIM-based AI加速器運算流程優化設計

本計畫預期產出完整的CIM抗老化策略，其所產出之關鍵技術將能緩解老化效應對現今較成熟的SRAM CIM架構及新興RRAM CIM架構的影響，並能有效的延長混合記憶體CIM-based AI加速器之壽命與維持運算準確度，對於CIM投入產品及實用面具有相當程度的重要性。同時，本計畫配合政府發展半導體領域之政策，除了有利於前瞻性高科技人才的培養與訓練，所開發技術亦具有技術領先的優勢，將使得台灣IC設計業能夠在此領域取得領先地位。

計畫主持人: 李進福 教授

共同主持人: 陳聿廣 助理教授

計畫簡介

現今是資料為王的時代，許多應用均需要處理大量資料，例如:社群媒體、人工智慧、訊號處理等。現今計算機主流范紐曼(von-Neumann)架構處理資料密集(data-intensive)運算時，資料移動會消耗大量功率及性能頻頸。為了克服這些頻頸，近幾年運算記憶體 (computing-in-memory, CIM)觀念已廣泛被討論，尤其是深度神經網路(Deep Neural Network, DNN)之應用。由於DNN同時具有資料密集及運算密集之特性，使得以范紐曼架構實現之DNN運算系統之能效及性能受到資料頻寬之限制，且DNN運算主要為乘加運算，因此運算記憶體架構被認為是用來實現DNN加速器之殺手級架構。

運算記憶體架構把資料儲存及運算均在記憶體內完成，如此可以降低大量資料搬移的負擔，達到高能效及高吞吐量之特性。運算記憶體可以概分為兩大類:揮發性運算記憶體(volatile computing-in-memory)及非揮發性運算記憶體(nonvolatile computing-in-memory)。揮發性運算記憶體主要以靜態或動態隨機存取記憶體(SRAM、DRAM)來實現；非揮發性運算記憶體主要以快閃記憶體及電阻性記憶體(例如:STT-MRAM、RRAM、PCRAM)。使用不同種類記憶體實現運算記憶體有各自優缺點，例如:以SRAM設計之運算記憶體有高耐久性(endurance)、高速度之優點，但是有高靜態功率及大面積負擔等缺點；以電阻性記憶體設計之運算記憶體有低面積成本、近零靜態功率消耗等優點，但是有低耐久性、高變異性等缺點。

無論以那種記憶體實現運算記憶體來實現算術運算，高精度的算術運算還存在一些挑戰，因此較可能應用於DNN推論加速器。雖然運算記憶體可以提供高能效及高吞吐量之運算，但是存在許多挑戰需要解決。在設計方面的挑戰包括如何降低ADC及DAC所消耗之功率及面積、如何精確寫入期望數值到電阻式記憶體、如何提高多位元運算之線性度等。

運算記憶體會有兩種操作模式:記憶體模式及運算模式。在記憶體模式時，其操作與傳統記憶體一樣；在運算模式時，通常會有多個字組線(wordlines)會同時導通，且為執行多位元MAC運算，輸入可能用modulated amplitude或modulated time的方式來表示多位元輸入。更甚的是，運算操作通常比記憶模式體操作更為timing critical且受到製程變異(process variation)的衝擊也較大。另一方面，電阻式運算記憶體，其電阻式記憶體在製造上還沒像SRAM或flash這麼成熟。上述問題使得運算記憶體在測試及可靠度方面比一般記憶體更為挑戰。這些挑戰包括如何有效建立瑕疵模型(fault modeling)及測試、如何偵測老化問題、如何提高可靠度及良率等。因此，運算記憶體若要能量產及廣泛被使用，必須能克服上述設計挑戰及測試與可靠度相關之挑戰。

綜合上述，本整合型計畫的總體目標為『開發應用於運算記憶體之架構、演算法至電路層級可靠度增強技術，包含可靠度感知(reliability-aware) 運算記憶體架構、測試、容錯及近似、老化偵測等技術。以提升運算記憶體在量產的良率及現場使用的可靠度使用』。本整合行計畫主軸專注於運算記憶體的測試、容錯、及可靠度增強技術，強調整合從架構、演算法、及電路層級的相關技術。所開發整合性技術可提高運算記憶體晶片在量產階段的良率及使用階段之可靠度。

計畫主持人: 李承龍 副教授

共同主持人: 陳聿廣 助理教授

計畫簡介

因應「國民法官法」規定,自2023年起行國民參審,年滿23歲,皆有機會坐上法檯,擔任國民法官,扮演審判者的角色。如何善用科技,協助這些素人國民法官,充分瞭解原始犯罪現場的狀況,理解檢辯雙方的證詞,有助做出合適的判決是本研究計畫的主要目標。審視國內冤案的犯罪現場資料,凸顯傳統攝影在犯罪現場局部紀錄的窘境。隱含原始犯罪現場紀錄不全的問題卻鮮為人知,尤其檢察官、國民法官和律師等參與審判者,因鮮有機會親臨犯罪現場,單憑觀看經勘查人員挑選後之部分現場照片,檢察官以為熟悉犯罪現場全貌,將案件起訴;辯護律師也是參考相同的犯罪現場局部資訊,展開攻防;而國民法官更是面臨相同的窘境,做出判決結果。鮮少認真思考,如何善用新科技,解決犯罪現場完整紀錄的問題,讓參與審判者不再如同「瞎子摸象」,單憑局部資訊,造成起訴、辯護和審判上的缺陷。本計畫以國內轟動一時,終獲平反的三死囚案(以下簡稱蘇案)為案例,以該犯罪現場實境,利用全景攝影、3D掃描和搭配3D列印、混合實境(MR)的技術,說明「蘇案」的現場狀況,探討上述技術及其在犯罪現場紀錄、重建及未來在法庭上的運用。第一年預期產出犯罪現場的全景攝影圖與3D掃描的結果,並與傳統攝影的優缺點比較,評估採用新科技的效益;第二年搭配3D掃描成果,轉檔列印出縮小版的3D犯罪現場實體的模型,與傳統手工打造模型的優缺點比較,評估3D列印的效益;第三年則整合3D掃描成果,轉檔配合混合實境(MR)的相關技術,展現犯罪現場跡證與犯罪現場重建的意涵,提出相關法規面的修法建議。本研究成果推廣,可立即改善現場記錄的窘境,運用新科技解決現場勘查記錄的問題,階段性成果,均可在國際學術研討會發表,展示臺灣善用科技的軟實力,本著「科學是為司法服務」的理念,期待更多科技運用在法學領域,為司法正義,共創雙贏的局面。

計畫主持人: 陳聿廣 助理教授

計畫簡介

隨著IC製程的進步與電晶體體積的縮小，現今的晶片設計往往能達到體積小、功能複雜、效能優越等特性，且被廣泛地運用於可攜帶式裝置如遠端感測器、智慧可攜式裝置等。考量其有限的電源供應，低功耗設計成為實現此類應用不可或缺的技術。另一方面，晶片之老化現象也因製程的縮小及高電源密度/高執行溫度而更為顯著，對晶片的可靠度造成了威脅。為了解決晶片的高功耗及可靠度問題，低功耗(low power)設計及老化考量(aging-aware)設計之相關技術成為晶片設計不可或缺的環節，許多相關的技術也相繼被提出。雖然已提出的技術能降低晶片功耗與增加其可靠度，但在其實作方法(implementation)及動態運作(dynamic operation)上，仍有許多高挑戰性的問題尚待解決。因此，在這個三年期的計畫中，我們希望以現有的低功耗及老化考量設計方法為基礎，藉由分析低功耗設計與老化考量設計的關聯性，提出一個適當的整合及電腦輔助設計(computer aided design, CAD)的演算法，使得這些挑戰能有效率的被解決。

我們的計畫目標將解決以下三個困難的問題:

1. 考量負偏壓溫度不穩定效應之電源閘控喚醒排程策略開發

2. 考量負偏壓溫度不穩定效應且適用於多模組晶片之任務分派策略開發

3. 利用機器學習演算法對於晶片健康狀況之預估與晶片回收再利用評估演算法開發

此計畫的規劃內容呼應了最新半導體產業的發展趨勢，並利用AI及機器學習等方法來改善傳統捷思演算法(heuristic)的不足，來對於大邏輯閘數(large gate counts)的晶片進行高可靠度之低功耗設計。具體而言，我們不僅針對晶片老化現象提出適當的喚醒排程演算法及動態電壓調變演算法，更進一步的提出晶片老化情況之預估方法及回收策略，這些研究成果可應用於消費性電子產品(如:手持式裝置)及大型工業生產機台(如:自動化製造)等，以期能解決現今晶片設計在低功耗設計與老化考量設計中實際遇到的問題。

計畫主持人: 王俊堯 教授

共同主持人: 陳聿廣 助理教授

計畫簡介

為了將服務分散化，打破雲端計算(cloud computing)的限制，改採用fog/edge computing的概念取代，讓AI無論是在裝置和服務面上，皆可以遍佈各處。由於終端元件通常只有有限的資源且電源供應不是很充裕，減少計算量及功率消耗就變得非常重要。同時誤差容忍及回復精確性的要求也是必須要考量的。因此在本計畫中，我們將研究有考量到效能及功耗優化的AI終端計算的架構和演算法。

分項一: 二值化神經網路之近似計算與優化: 將二值化神經網路應用於移動平台的終端元件上，可以提升能源效率及減少模型的大小。在模型推論時，運用近似計算及優化的技術，在滿足正確性的限制下，來減少計算量及硬體的需求。

分項二: 考慮積極性能優化人工智慧晶片之高效自適應神經網絡:本分項計畫考量兩種人工智慧晶片產生運算錯誤情形。第一種為考慮硬體的運算資源，使用激進的時序或功耗最佳化下所產生的運算錯誤，第二種為使用低功耗的記憶體內運算時，因環境條件所產生的運算變異錯誤，本分項計畫將分析運算錯誤與功率消耗考量的關係，接著提出高效自適應神經網絡，在符合功率優化考量下同時維持神經網路於人工智慧晶片上的應用準確度。

分項三: 神經網路分層量化技術之軟硬體設計與整合平台: 針對AI計算於終端裝置的節能需求，提出一個基於分層量化技術之優化平台，其中包括分層量化軟體的開發、強化分層量化之節能效果所需的硬體設計、以及整合前述軟硬體所需的工具鏈。

計畫主持人: 陳聿廣 助理教授

計畫簡介

本人申請此教學與研究經費補助，將主要用於聘僱額外之教學助理，以提升所開授實習課程之教學品質，同時亦鼓勵所指導之研究生參與國內研討會及各項訓練活動/工作坊等，提升其教學及研究能力。部分經費亦將用於購置進行研究及教學所需之設備耗材及其他雜項支出。

計畫主持人: 郭峻因 教授

共同主持人: 賴伯承 教授

產學組召集人: 陳聿廣 助理教授

計畫簡介

智慧運輸電子應用聯盟以問題導向學習模式(Problem-based Learning, PBL)為基礎，邀集電資領域教授及業界代表與其它跨領域專家，從課程開發、課程優化、課程推廣至產業連結的四步驟規劃模式，設計引導式問題解決及學習成效之實作型專題課程；主題包含無人駕駛車、光達與影像處理、物件感測、車用雷達、智慧汽車、智慧行車安全監控、智慧汽車應用之深度學習、大眾運輸及車聯網平台等，在大學教育的最後一哩誘發大三、大四、研究所學生的學習動機，結合其所學的理論與實務訓練，培養並強化學生的團隊合作、有效溝通和專案管理能力。

為推廣本智慧運輸電子設計與應用聯盟中心並促進國內學者與產業技術之交流，特規劃產學菁英論壇活動，邀請國內外在智慧運輸與電子領域的業界先進與知名學者進行相關之技術與趨勢分享，並舉辦對全台產學人士開放的論壇活動。預期將有助於我國科技人才培養與專業師資之養成與提昇。

計畫主持人: 陳聿廣 助理教授

計畫簡介

本課程「電腦輔助超大型積體電路設計」主要教授電子設計自動化(Electronic Design Automation，EDA)相關知識，將針對現今的積體電路設計流程中各步驟進行詳細的介紹，並探討在不同的設計步驟中會遇到的困難點，以及如何開發適當的電腦輔助設計軟體，以協助晶片設計者解決這些困難的問題。因此，修習這門課程將會需要基本的晶片設計背景知識如數位邏輯、電子電路、VLSI設計及電腦輔助軟體開發相關能力如C++程式設計、資料結構、演算法等。在2020年本課程進行中，我們發現電機系學生對於硬體相關背景知識相對充足，但普遍缺乏軟體開發的相關經驗，縱使大部分學生曾修習程式設計相關課程，但亦不了解習得的技術如何應用，因而使得本課程僅在理論教學部分較為順利，學生對於複雜的軟體實做卻遭受極大挫折，造成學習效率低落、自信心受挫等問題，不少同學在期中即放棄修習此課程，甚為可惜。為了改善此一現象，本計畫將著重於增強電機系學生的程式實作能力，透過PBL的方式讓學生重新理解程式設計如何被應用於解決EDA領域中的真實問題，並輔以程式設計訓練模組教材及實作實驗模組，同時協助學生組織自主學習學生社群團體，讓學生能透過一連串的程式作業由淺而深的增加實作能力，並透過互相討論資料結構及演算法，最終能有能力完成大型且複雜的電腦輔助設計軟體實作，並完成2021積體電路電腦輔助設計軟體製作競賽。

計畫主持人: 王俊堯 教授

共同主持人: 陳聿廣 助理教授

為了將服務分散化，打破雲端計算(cloud computing)的限制，改採用fog/edge computing的概念取代，讓AI無論是在裝置和服務面上，皆可以遍佈各處。由於終端元件通常只有有限的資源且電源供應不是很充裕，減少計算量及功率消耗就變得非常重要。同時誤差容忍及回復精確性的要求也是必須要考量的。因此在本計畫中，我們將研究有考量到效能及功耗優化的AI終端計算的架構和演算法。

分項一: 二值化神經網路之近似計算與優化: 將二值化神經網路應用於移動平台的終端元件上，可以提升能源效率及減少模型的大小。在模型推論時，運用近似計算及優化的技術，在滿足正確性的限制下，來減少計算量及硬體的需求。

分項二: 考慮積極性能優化人工智慧晶片之高效自適應神經網絡:本分項計畫考量兩種人工智慧晶片產生運算錯誤情形。第一種為考慮硬體的運算資源，使用激進的時序或功耗最佳化下所產生的運算錯誤，第二種為使用低功耗的記憶體內運算時，因環境條件所產生的運算變異錯誤，本分項計畫將分析運算錯誤與功率消耗考量的關係，接著提出高效自適應神經網絡，在符合功率優化考量下同時維持神經網路於人工智慧晶片上的應用準確度。

分項三: 神經網路分層量化技術之軟硬體設計與整合平台: 針對AI計算於終端裝置的節能需求，提出一個基於分層量化技術之優化平台，其中包括分層量化軟體的開發、強化分層量化之節能效果所需的硬體設計、以及整合前述軟硬體所需的工具鏈。

計畫主持人: 王俊堯 特聘教授

共同主持人: 陳聿廣 助理教授

計畫簡介

近年來，在政府策略性的推動下，我國的積體電路設計產業蓬勃發展。但隨著積體電路應用的廣泛，不管是一般的消費型電子、車用電子、醫療用電子或綠能電子及其相關系統，都已面臨到設計及整合複雜度急增的問題。此外，伴隨著積體電路製程技術的進步(奈米製程及三維積體電路製程等)及創新設計流程的導入(系統層級設計及生物晶片設計等)，也使得積體電路設計的難度急增。為解決以上的問題，積體電路設計產業須倚賴電子設計自動化(EDA)工具的輔助來設計出高效能、低成本的產品，故EDA工具於積體電路設計工業所扮演的角色十分重要。因此，EDA人才的培育，實刻不容緩。尤其近年來陸續有我國本土電腦輔助設計工具的問世和國際重量級電腦輔助設計公司在我國成立研發部門，此對提升我國在積體電路工業的產值與實力，裨益極大。有鑑於此，教育部顧問室特於88學年度起舉辦本競賽及其相關活動，以鼓勵大學校院學生從事積體電路電腦輔助設計軟體之製作。過去幾屆競賽獲得熱烈迴響，參與CAD競賽之師生每屆達兩、三百人。對培育相關人才，提昇我國積體電路設計領域之整體能力裨益極大。為提高台灣在國際上的能見度與影響力，2012年起 CAD 競賽更以過去幾屆競賽為基礎，在保有國內賽的傳統之餘，擴大參與層面，新增加國際賽，讓定題組競賽分為國際賽與國內賽同時進行，所有國內參賽隊伍除了與來自國外隊伍一同參與國際賽之外，大會另外針對國內隊伍(排除已於國際賽得獎的國內隊伍)，以相同於國際賽的評分方式與標準進行國內賽，以鼓勵並維持國內大專院校學生熱情參與此競賽的傳統。

計畫主持人: 陳聿廣 助理教授

計畫簡介

隨著製程的快速進步與發展，現今的晶片(IC)設計複雜度與以往相比，已經大幅度的提高，為了使IC設計的過程能夠更快速與精確，晶片及硬體之設計與製造已經形成了精密分工的供應鏈產業，電子產品中的晶片從設計、驗證、製造、封裝、測試到組裝為產品，都可能由不同的公司進行服務，這樣的分工雖然能大幅提升每個步驟的專業度與精細度，卻也讓產品在製造的過程中，存在被惡意廠商或個人進行攻擊或竄改的機會：若在電子產品製造供應鏈中的一家或多家廠商，在生產過程中過量製造圖利，或是進行旁通道、逆向工程等未經授權的破解，亦或更進一步的進行硬體特洛伊木馬植入、IC偽造、IC詐騙等變造，都將大大威脅晶片的安全性與可靠度。

本模組將在「晶片及硬體之供應鏈層次的資安防護設計」這個於國際間已經興起，但在台灣尚未普及的重要議題上，規劃一完整的介紹、入門課程。課程將介紹各種電子產品製造供應鏈中的安全性、可信度問題，並討論可行的解決方案，另將以智慧晶片系統應用為主軸，提出相關的理論、技術說明，最後輔以一系列的實驗，以期收到理論與實務並重的功效。除了電子產品製造供應鏈中安全性、可信度的介紹，主要的課程內容還將在下面的幾個主題上有深入的探討：特洛伊、旁通道、IC偽造、IC詐騙、逆向工程、過量製造，針對每個主題，相關的防護技術之設計及自動化，也會有質量並重的討論。

在計畫執行過程中，我們亦會規劃與業界(或學術性專業社團)舉辦研討會或座談會，希望藉由研討會或座談會讓推廣範圍並不局限於學校人士，可以進行全方位的交流與推廣，讓更多人了解晶片及硬體安全的重要性，並學習電子產品製造供應鏈環境下所需的安全性、可靠性、以及硬體防護設計技術。

計畫主持人: 陳聿廣 助理教授

計畫簡介

隨著半導體製程的演進與晶片製作技術的進步，現今已能在較小的晶片體積中實現高複雜度之資料處理與運算，異構多核心系統(HMS)已被廣泛利用，透過將適當的工作內容與執行核心進行匹配處理，將能更有效率地進行資料運算與處理。同時，老化效應(Aging effect)對晶片的可靠度造成了嚴重威脅，其中負偏壓溫度不穩定性(NBTI)將會隨著晶片的運作，逐漸提高P型電晶的閾值電壓(threshold voltage)，使得晶片在使用一段時間後，其訊號傳遞延遲將有可能大於設計時所制定之規格，進而造成訊號之時序錯誤，而影響晶片之可靠度。為了避免此一現象，偵測NBTI造成之訊號傳遞延遲方法及減緩NBTI之設計與優化等方法陸續被提出，然而卻少有文獻著重於NBTI對HMS統造成的影響進行較深入的探討。因此在此計畫中，我們將深入探討HNS在執行不同工作內容的情況下，NBTI對不同模組造成的老化影響，透過機器學習進行晶片老化狀態偵測與偵測結果校準，並透過此結果，在系統層級進行延緩老化策略開發。

具體而言，本研究將解決下列兩大困難問題：

1. 利用機器學習演算法進行晶片模組中老化感測器之布局及結果校準

2. 考量負偏壓溫度不穩定效應之異構多核心系統生命週期延長策略

此計畫的規劃內容將能有效的利用機器學習演算法，進行老化感知器於晶片模組中之布局，藉以準確地評估先進製程中負偏壓溫度不穩定性對晶片模組的影響，並妥善利用此評估結果，開發適用於異構多核心系統之工作任務(task)與執行核心(core)之匹配演算法，以期能藉由即時監控各晶片模組之老化情形及工作內容之危機程度(criticality)，在不違反工作內容之時序要求下，達成延長異構多核心系統老化之目標。此研究之成果將能協助提升使用異構多核心系統架構之系統及產品之可靠度，特別是結合ARM big.LITTLE Architecture及其他加速器核心之系統，使該系統能延緩其使用壽命。

計畫主持人: 劉建男 教授

共同主持人: 陳聿廣 助理教授

計畫簡介

本計畫為整合型研究計畫「人工智慧在前瞻電子設計自動化技術的應用(II)」之子計畫三，整合型計畫集合交大資工、交大電子、清大資工、中央電機、元智資工在電子設計自動化及高效節能計算既有資源，針對AI在前瞻電子設計自動化技術的應用進行深入的研究，為國內相關技術立下厚實基礎。此計畫共包含下列五個議題：

子計畫一：神經網路硬體實現設計自動化技術

子計畫二：以人工智慧協助異質整合系統的設計自動化與驗證技術

子計畫三：利用機器學習進行負偏壓溫度不穩定性於異構多核心系統之偵測與減緩

子計畫四：應用機器學習與深度學習於晶片繞線與標準元件庫合成的智能學習系統

子計畫五：機器與深度學習導向的數位與類比電路在線路與佈局合成的研究

其中，子計畫一研究神經網路硬體實現之設計自動化技術，將探討神經網路邏輯合成與視覺化的神經網路開發平台；子計畫二研究以人工智慧協助異質整合系統的設計自動化與驗證技術；子計畫三為本計畫；子計畫四開發機器學習與深度學習應用在晶片繞線與標準元件庫合成；子計畫五著重在機器與深度學習導向的數位與類比電路之線路與佈局合成技術。