1.- Los valores más cercanos de la frecuencia y el Ciclo de Trabajo (Duty Cycle) de la señal generada por un multivibrador astable realizado con el IC 555, con una red de carga-descarga compuesta de un resistor de 10KΩ, otro de 1KΩ y un capacitor de 4.7 µF, donde la R de 1KΩ está conectada entre la R de 10KΩ y el capacitor, son:

A) f = 255 Hz, D.C. = 91 % B) f = 0.025MHz, D.C. = 90 % C) f = 25 Hz, D.C. = 90 % D) f = 0.255 KHz, D.C. = 91 %

2.- Cual es el valor de C2 para tener un nivel alto a la salida del multivibrador que dure 8.5 segundos. Utilizando una resistencia R1 de 3300 KΩ

A) 2.34 µF B) 2.5 µF C) 2.5 ηF D) 2.34 ηF

3.- Una memoria EEPROM de 16K x 8 Bits cuenta con…

• 1. 13 líneas de direccionamiento

  2. 14 líneas de direccionamiento

  3. 15 líneas de direccionamiento

  4. 16 líneas de direccionamiento

4.- La memoria que solo requiere de una señal de voltaje para su borrado y programación, y conserva sus datos aun después de retirársele la alimentación de voltaje es la memoria...

• 1. de acceso aleatorio estática

  2. de solo lectura borrable EPROM

  3. de solo lectura eléctricamente borrable.

  4. de acceso aleatorio dinámica

5.-En la conversión de un flip-flop tipo D a un flip-flop tipo J K, las ecuaciones son:

D=J/Q+/KQ

6.- Identifique el diagrama de estados que corresponde al siguiente Latch:

7.-La configuración Adoptada por la Macrocelda (GAL16V8) es la denominada “Register”: La cual consiste en que: el MUX “A” selecciona la opción 0 y la XOR funciona como compuerta NOT, simultáneamente el MUX “C” toma la combinación 1 y el MUX “B” la opción 10. La opción seleccionada por el MUX “D” es:

A) 10 B) 0X C) 11 D) 1X

8.- La configuración adoptada por la Macrocelda (GAL16V8) es la denominada “Register”: La cual consiste en que: el MUX “A” selecciona la opción 0 y la XOR funciona como compuerta YES (Buffer), simultáneamente el MUX “C” toma la combinación 1, la opción seleccionada por el MUX “D” es 10 y el MUX “B” la opción:

A) 10 B) 0X C) 11 D) 1X

6.- En la configuración adoptada por la Macrocelda, el MUX “A” selecciona la opción 0 y la XOR funciona como compuerta YES, simultáneamente el MUX “C” toma la combinación 1 y el MUX “B” la opción 10. El tipo de salida programado es:

C) Salida Secuencial de Suma de Productos, con activación de Tercer estado por la entrada OE.

7.- En la configuración adoptada por la Macrocelda, el MUX “A” selecciona la opción 0 y la XOR funciona como compuerta NOT, simultáneamente el MUX “C” toma la combinación 1 y el MUX “B” la opción 10. El tipo de salida programado es:

B) Salida Secuencial de Productos de Sumas, con activación de Tercer estado por la entrada OE.

7.-La configuración Adoptada por la Macrocelda es la denominada “Register”: La cual consiste en que: el MUX “A” selecciona la opción 0 y la XOR funciona como compuerta NOT, simultáneamente el MUX “C” toma la combinación 1 y el MUX “B” la opción 10. La opción seleccionada por el MUX “D” es:

A) 10

6.-Cuando el MUX “C” selecciona la opción 0 la programación de la Macrocelda es:

A) Combinacional

7.-Cuando el MUX “C” selecciona la opción 1 la programación de la Macrocelda es:

Secuencial

1.- La duración aproximada del pulso de salida generado al aplicar un disparo a un multivibrador monoestable realizado con un IC 555 usando una red de carga-descarga, compuesta por R= 470KΩ y C= 1 µF es:

A) T = 51.5 s B) T= 51.5 ms C) T = 0.515 s D) T = 515 µs

9.- Si una señal de onda cuadrada tiene una frecuencia de 100 Hz y un ciclo de trabajo (Duty Cycle) de 40%

A) T_H+T_L=1ms B) T_H = 40ms C) T_H/T_L es mayor que 1 D) T_H/T_L es menor que 1

8.- Si una señal de onda cuadrada, generada con el arreglo del IC555 en modo astable, tiene un ciclo de trabajo muy cercano al 50%, significa que:

El resistor para la carga del capacitor tiene el mismo valor que el resistor para la descarga.

8.- El ciclo de trabajo (que se logra para la señal que se obtiene en la salida de un multivibrador astable realizado con el IC 555, en el cual las resistencias que forman la red de carga-descarga son iguales es muy cercano al:

A) 33% B) 50% C) 66%

5.- La función de los decodificadores en una memoria ROM que está siendo utilizada en una aplicación es:

Seleccionar la celda de memoria que se va a leer.

Indique la ecuación característica de un ff que se comporta como sigue:

tiene dos entradas de control H y D , si H=0 el estado se conserva después

de cada pulso en CK , si H=1 el estado del FF será el valor contrario a lo

que se coloque en D.

qn+1=/Hq+h/d

6.- Utilizando una metodología formal, se encuentra que la ecuación

característica de un FF que tiene entradas M y E que lo controlan de modo

que se comporta como FF-D cuando M=1 o como FF-T cuando M=0,

asumiendo que E es la entrada D o T en cada caso, es:

C) Q^t+1=/M/EQ^t+E/Q^t+ME

1. El siguiente programa es la codificación de un Flip-Flop tipo D con clear. De una forma razonada, seleccione el tipo de clear que se programa

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY flipflop IS

PORT ( D, Resetn, Clock : IN STD_LOGIC ;

Q : OUT STD_LOGIC) ;

END flipflop ;

ARCHITECTURE Behavior OF flipflop IS

BEGIN

PROCESS ( Resetn, Clock )

BEGIN

IF Resetn = '0' THEN

Q <= '0' ;

ELSIF Clock'EVENT AND Clock = '1' THEN

Q <= D ;

END IF ;

END PROCESS ;

END Behavior ;

a) Clear síncrono con clk activo en flanco de bajada. b) Clear síncrono con clk activo en flanco de subida.

c) Clear asíncrono con clk activo en flanco de subida. d) Clear asíncrono con clk activo en flanco de bajada.

2. El siguiente programa es la codificación de un Flip-Flop tipo D con clear. De una forma razonada, seleccione el tipo de clear que se programa

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY flipflop IS

PORT ( D, Resetn, Clock : IN STD_LOGIC ;

Q : OUT STD_LOGIC) ;

END flipflop ;

ARCHITECTURE Behavior OF flipflop IS

BEGIN

PROCESS

BEGIN

WAIT UNTIL Clock'EVENT AND Clock = '1' ;

IF Resetn = '0' THEN

Q <= '0' ;

ELSE

Q <= D ;

END IF ;

END PROCESS ;

END Behavior ;

a) Clear síncrono con clk activo en flanco de bajada. b) Clear síncrono con clk activo en flanco de subida.

c) Clear asíncrono con clk activo en flanco de subida. d) Clear asíncrono con clk activo en flanco de bajada.

3) El siguiente segmento de código VHDL corresponde a un Flip-Flop tipo D. De una forma razonada identifique que acción corresponde al pulso de reloj.

architecture BEHAVE of DF is

begin

INFER: process (CLK) begin

if (CLK’event and CLK =‘1’) then

Q <= D;

end if ;

end process INFER;

end BEHAVE;

a) Se activa con flancos de bajada. b) Se activa con flancos de subida.

c) Se activa con niveles altos. c) Se activa con niveles bajos.

4) El siguiente segmento de código VHDL corresponde a un Flip-Flop tipo D. De una forma razonada identifique que acción corresponde al pulso de reloj.

architecture FLOP of EN_FLOP is

begin

INFER:process (CLK) begin

if (CLK’event and CLK =‘0’) then

if (EN = ‘ 0’) then

Q <= D;

end if ;

end if ;

end process INFER;

end FLOP;

a) Se activa con flancos de bajada.

b) Se activa con flancos de subida.

1.El código que a continuación se muestra, representa un circuito:

a) Sumador completo. b) Medio sumador. c) Multiplexor 4a1. d) Codificador de prioridad.

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY circuit IS

PORT ( Ci, x, y : IN STD_LOGIC ;

s, Co : OUT STD_LOGIC ) ;

END circuit ;

ARCHITECTURE LogicFunc OF circuit IS

BEGIN

s <= x XOR y XOR Ci ;

Co <= (x AND y) OR (Ci AND x) OR (Ci AND y) ;

END LogicFunc ;

2. El código que a continuación se muestra, representa un circuito:

a) Sumador completo. b) Medio sumador. c) Multiplexor 4a1. d) Codificador de prioridad.

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY circuit IS

PORT ( w0, w1, w2, w3 : IN STD_LOGIC ;

s : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ;

f : OUT STD_LOGIC ) ;

END circuit ;

ARCHITECTURE Behavior OF circuit IS

BEGIN

WITH s SELECT

f <= w0 WHEN "00",

w1 WHEN "01",

w2 WHEN "10",

w3 WHEN OTHERS ;

END Behavior ;

LIBRARY ieee ;

3. El código que a continuación se muestra, representa un circuito:

a) Sumador completo. b) Medio sumador. c) Multiplexor 2a1. d) Codificador de prioridad.

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY circuit IS

PORT ( w0, w1, s : IN STD_LOGIC ;

f : OUT STD_LOGIC ) ;

END circuit ;

ARCHITECTURE Behavior OF circuit IS

BEGIN

PROCESS ( w0, w1, s )

BEGIN

IF s = '0' THEN

f <= w0 ;

ELSE

f <= w1 ;

END IF ;

END PROCESS ;

END Behavior ;

4. El código que a continuación se muestra, representa un circuito:

a) Sumador completo. b) Medio sumador. c) Multiplexor 2a1. d) Decodificador 2 a 4.

LIBRARY ieee ;

USE ieee.std_logic_1164.all ;

ENTITY circuit IS

PORT ( w : IN STD_LOGIC_VECTOR(1 DOWNTO 0) ;

En : IN STD_LOGIC ;

y : OUT STD_LOGIC_VECTOR(0 TO 3) ) ;

END circuit ;

ARCHITECTURE Behavior OF circuit IS

BEGIN

PROCESS ( w, En )

BEGIN

IF En = '1' THEN

CASE w IS

WHEN "00" => y <= "1000" ;

WHEN "01" => y <= "0100" ;

WHEN "10" => y <= "0010" ;

WHEN OTHERS => y <= "0001" ;

END CASE ;

ELSE

y <= "0000" ;

END IF ;

END PROCESS ;

END Behavior ;