Domestic Conference

Abstract

ZeroQ is a zero-shot post-training quantization method that uses distilled data to determine the dynamic range of activation, enabling quantization without direct data access. However, it is unclear whether setting the dynamic range based solely on distilled data effectively minimizes quantization errors when applied to real data. To address this, we propose an activation dynamic range calibration method using internal/external branches. Evaluating on six CNNs with the ImageNet dataset, our method consistently outperformed ZeroQ, achieving higher accuracy for all models.

Abstract

Recently, object detection networks using Convolutional neural networks (CNNs) have shown outstanding performance in the field of computer vision. However, these networks consist of a large number of parameters and floating-point operations(FLOPs). Therefore, it is difficult to implement the CNN networks to real-time embedded systems such as cars or drones. In this paper, we implement target capacity filter pruning (TCFP) on YOLOv7 and YOLOv8 to reduce the number of parameters and FLOPs. In addition, we analysis networks performance on NVIDIA Jetson Xavier NX. As a result, inference time of YOLOv7 and YOLOv8 is improved about 11.4% and 19.2% on each networks and mAP(0.5:0.95) decreased only about 3.8% and 7% when pruning rate is 50% on COCO dataset. 

요 약

 본 논문은 한 쌍의 인덕터를 공진 시켜 송신부에서 전력 및 데이터를 전송하고, 이를 수신부에서 복원할 수 있는 기술을 소개하고자 한다. 전력 및 데이터를 송신부에서 수신부로 전송하는 방법은 진폭 편이 변조(Amplitude Shift Keying, ASK) 방식을 사용하였다. 수신부에서는 뇌자극기를 동작시키기 위한 3V DC 전압과, 자극 파형의 주기 및 크기를 결정하기 위한 데이터를 복원한다. 제안된 회로는 0.35um BCD 공정을 이용하여 칩으로 제작하였다.

요 약

 최근 저전력 사용 추세에 따라 신호의 크기정보를 사용하는 대신에, 시간 및 위상 정보를 사용하는 경우가 많아지고 있다. 때문에 이를 위한 고해상도의 시간-디지털 변환기(time-to-digital converter, TDC)가 필요하다. TDC의 보다 높은 해상도를 얻기 위한 방법 중의 하나로 시간 증폭기(time amplifier, TA)의 연구가 활발히 진행되고 있다. 본 논문은 전압제어 지연 라인 (voltage controlled delay line, VCDL)을 이용한 시간 증폭기를 소개하고자 한다.

요 약

 본 논문은 시그마-델타 변조를 이용한 HDMI 표준의 Display Port 오디오 타임스탬프 변환기를 제안한다. 기존에는 Display Port 표준과 HDMI 표준은 서로 다른 기준으로 데이터를 처리하기 때문에 호환이 되지 않았다. 호환되지 않는 HDMI표준의 오디오 타임스탬프 데이터를 이용하여 Display Port에서 오디오 샘플링 클럭을 복원 할 수 있도록 변환기를 Verilog HDL 언어로 FPGA위에 구현하였다.

요 약

 본 논문에서는 1-stage 플라이백 컨버터에서 optp-coupler를 사용하지 않고 1차 측에서 얻은 시간 정보를 이용하여 2차측에 흐르는 LED전류를 추정하는 회로를 소개하엿다. 제안한 회로는 불연속 전도 모드에서 동작할 때 사용할 수 있으며, 카운터를 이용해 1차측과 2차측에 전류가 흐르는 시간을 구하고 두 값을 곱하였다. 이 값을 이용하여 전류 미러 하단부의 스위치를 제어하였다. 제안된 회로는 동부 0.35um BCD 공정을 이용하여 설계하였다.

요 약

 본 논문은 칩 내에서 클럭 및 데이터 복원 회로에 지터 허용 오차를 측정할 수 있는 기술을 소개하였다. 이 기술에서 5Gbps에 CDR 회로는 65nm CMOS 공정으로 구현하였다. ring-VCO에 컨트롤 전압을 젼조함으로써 CDR 루프에 삼각형 모양에 지터가 나타나고 크기와 주파수는 디지털하게 조절가능 하다. 100kHz ~ 20MHz에 주파수 범위에서 제안된 기술을 사용하여 지터 허용오차를 측정하였다. CDR회로는 65nm CMOS 공정에서 5Gbps 데이터를 사용하여 테스트하였다.

Abstract

 With the development of digital control technique, the digital PWM technique is widely used in DC-DC converters.

This paper research taht the design and realize of the dedicated digital controller for DC-DC converter and proposed a High resolution low power MASH 1-1-1 delta-sigma modulator based digital PWM controller for DC-DC converters.This paper is focus on the design and realize of the digital PWM generator. The controller is tested with a buck converter prototype at 10MHz switching frequency. Simulation results show that with the proposed controller the resolution of the DPWM can be improved and the output ripple amplitude can also be reduced.

Abstract

In this paper, a digital phase locked loop(DPLL) circuit with a new phase to digital converter(P2D) is proposed. The proposed Digital-PLL is composed with binary phase frequency detector(BPFD), counter, digital loop filter(DLF), digitally controlled oscillator(DCO). The BPFD and counter generates digital code for the DCO in the loop by comparing different reference clock and DCO clock. The proposed P2D is simple structure and consumable low power.

요 약

본 논문에서는 비디오 인터페이스 표준인 디스플레이포트 1.2에 적용 가능한 1.62, 2.7 그리고 5.4Gbps의 세 가지 동작 속도를 만족하는 클럭 및 데이터 복원회로를 기술하였다. 전체 회로 구조는 주파수 고정을 위한 루프와 위상 고정을 위한 두개의 루프로 구성된 듀얼루프 구조이며 절반의 클럭 속도를 이용하는 하프-레이트 선형 위상검출기를 사용하였다. 복원 회로의 세 가지 데이터 속도의 변환은 3비트의 모드 조절 신호로 이루어지며, 이를 위해 각각의 신호에 따라 출력 주파수를 바꾸어주는 새로운 전압제어발진기를 제안하였다. 제안된 회로는 SMIC 65nm COMS 공정을 이용하여 설계 및 검증되었다. 입력된 데이터는 1.62/2.7/5.4Gbps PRBS 패턴으로, 복원된 데이터는 각각 9.8/10.1/10.5ps의 rms 지터 특성을 갖는다.

요 약

본 논문은 주기적인 training 패턴을 사용해 부호간 간섭(Inter-symbol interference, ISI) 레벨을 검출하는 적응형 등화기를 소개하였다. 등화기의 보상 레벨은 ISI 레벨을 측정함으로써 결정되고 feed-forward 등화기로 피드백 된다. 제안한 알고리즘은 100cm flexible flat cable(FFC)에 90nm CMOS 공정 기술을 이용한 10Gb/s의 데이터 전송속도를 적용해 검증하였다. 보상 범위는 15dB에서 33dB으로 18dB의 조정 범위를 가지며, 소비 전류는 1V 공급 전력에서 7.6mA이다.

요 약

LED는 기본적으로 전류구동방식을 가지는 발광다이오드이다. 따라서, 일정한 광량의 빛을 내기 위해서는 그 LED가 동작할 수 있는 순방향전류가 일정하게 흘러줘야 한다. 본 논문에서는 이러한 일정한 동작전류를 유도해주기 위한 정전류 싱크회로에 대한 알고리즘을 소개한다. 정전류 싱크회로에는 기준전류 생성기, 전류 미러, 그리고 전류 레귤레이터로 구성되어 있다. 기준전류 생성기와 전류 레귤레이터는 각각 전류를 일정하게 생성, 유지하는 블록으로, 높은 이득을 갖는 연산증폭기를 통한 음의 되먹임(Negative feedback)에 의해 구동되고, 전류 미러는 견고한 전류 복사를 위해 전압 스윙과 임피던스 특성이 좋은 레귤레이티드 캐스코드 전류 미러를 바탕으로 한 높은 출력 임피던스를 갖는 구조로 설계하였다. 본 논문에 나온 회로 설계는 동부 0.35um BCD 3.3V 공정이 사용되었다.

요 약

본 논문은 3D 영상의 화질 개선을 위한 알고리즘을 제안하고, FPGA를 통한 실시간 처리기의 구현을 보인다. 스테레오 정합, 영상 분할 등의 기법을 활용하여 영상 내의 전경을 추출하고, 해당 영역을 샤프닝 함으로써 입체감을 향상시킨다. 제안된시스템은 Verilog HDL을 통해서 설계되었으며 Altera 사의 DE4(StratixⅣ FPGA) 보드 상에서 실시간 동작을 검증 하였다. 합성 결과 30,278 ALUT와 24,553 레지스터, 1,794,297 비트의 블록 메모리를 사용하였으며, 최대 동작 속도는 213.36MHz로 측정되었다.

초록

본 논문에서는 제안하는 새로운 뱅뱅 위상검출기를 이용한 클록 데이터 복원 회로를 제안하였다. 제안된 구조는 일반적인 뱅뱅 타입의 클록 데이터 복원 회로를 기초로, 새로운 뱅뱅 타입의 위상검출기, 전하 펌프, 루프 필터 그리고 전압제어발진기(VCO)로 구성되어 있다. 위상검출기는 입력 데이터와 복원 된 클록과의 위상차를 비교하여 전압 제어 발진기의 제어 전압을 생성하는 역할을 하는 중요한 블록으로, 제안된 위상검출기는 제어 전압의 리플을 줄이는 특성을 갖는다. 그 결과, 복원된 클록과 데이터의 지터 특성을 줄일 수 있다. 제안된 회로는 0.13㎛ CMOS 공정을 이용하여 설계 및 검증되었다. 입력 된 데이터는 2.5Gbps의 PRBS 패턴으로, 복원된 데이터는 10.96ps의 peak to peak 지터 특성을 갖는다.

초록

본 논문은 2차 시그마-델타 모듈레이터를 이용한 오디오 클록 생성기를 제안한다. HDMI 송신단에서 전송되는 비디오 클록 속도 증가비(N)와 비디오 클록 지연비(CTS)를 수신단에서 정수 부분과 소수 부분으로 분리하여 각각 멀티-모듈러스 분주기와 2차 시그마-델타 모듈레이터의 입력값으로 사용함으로써, 오디오 클록 생성기의 동작 속도 및 동작 효율을 높일 수 있고, Type_1과 Type_2로 구현하여 사양에 맞는 구조를 선택하여 사용할 수 있도록 제안한다.

초록

본 논문은 비터비 복호기에 오류 판단 블록을 추가하여 고속화 기법을 제안한다. 기존구조는 BMU에 의해 계산되는 값을 ACSU에 바로 전달하였으나, 제안하는 구조는 ACSU에 전달하기 전에 데이터 오류를 사전에 판단하여 오류가 없으면 다른 블록을 거치지 않고 데이터를 바로 출력 한다. FPGA Altera Startix IV GX를 구동을 검증 하였으며, 데이터 채널오류가 1% 미만이면 기존 비터비 복호기에 비해 1.5배 이상의 빠른 출력을 할 수 있다.

Abstract

This paper describes an implementation of spread spectrum clock generator(SSCG) with the Hershey-Kiss modulation profile. This architecture achieves significant EMI reduction and saves a large area by removing a ROM table. The proposed Hershey-Kiss profile modulator generates the various slope of profile to make non-linear modulation. This modulator consists of the simple digital blocks which are two stacked Δ-Σ

modulators(SDM) and two Up/Down counters. Since the architecture is based on the simple digital blocks, it can be easily modified to other applications by digital coding. The circuit has been implemented using 0.13um CMOS process. Simulation results show that peak power reduction level of 7.6dB with 5000ppm down spreading at the 340MHz operation.

요 약

본 논문은 위상 변조를 이용한 직렬 인터페이스 입출력 회로를 설계 하였다. 설계된 직렬 입출력 인터페이스 회로는 수신부와 송신부로 구성되어 있다. 제안하는 회로는 상승 에지 위상은 고정시켜 클록 정보로 사용하고 하강 에지 위상을 변조하여 오프-칩 인터페이스에서도 적용 가능한 효율적인 데이터 전송 방식을 사용한다. 사용되는 전송방식은 시스템에서 사용되는 클록 속도보다 4배 빠른 전송 속도를 갖는다. 0.18um CMOS 공정을 이용하여 설계 및 검증을 수행 하였고, 칩 면적 2mm² 하에서 1Gb/s 전송 속도와 12mW의 소비 전력을 갖는다.

요 약

최근 디스플레이 시장이 성장하며 많은 디스플레이 장치에서 디지털 디스플레이 인터페이스를 지원하고 있는 추세다. 디스플레이포트는 차세대 디스플레이 인터페이스로서 PC, 프로젝터 및 고해상도 콘텐츠 응용 프로그램 등에 광범위하게 사용되는 연결 솔루션으로 개발이 되었으며 본 논문은 디스플레이포트 v1.1a 표준에 적합한 메인 링크의 동작을 기초로 하여 디스플레이포트 기반 복수 영상 출력 장치를 구현함으로써 디스플레이 포트의 한계점으로 지적되고 있는 Source Device와 Sink Device간의 인터페이스뿐만이 아닌 Sink Device와 Sink Device간의 인터페이스를 통해 2개 이상의 각각 다른 이미지 데이터를 디스플레이 포트 v1.1a 표준에서 명시되어있는 4개의 Lane에서 별도의 Lane의 추가 없이 한 번에 전송함으로 2대 이상의 디스플레이 장치를 차동 적으로 출력이 가능하도록 구현한다. 따라서 디스플레이 장치의 확장성을 높여 주어 응용 기능과 확장성이 보다 강화된 차세대 디스플레이 인터페이스를 설계 한다.

Abstract

This paper presents an implementation of transmitting Audio Streams in DisplayPort 1.1 Link Layer. The DisplayPort link layer provides isochronous transport service, link service, and device service. Isochronous transport service in source device maps the Video and Audio Streams into the Main Link under a set of rules, so that streams can be properly reconstructed to original format and synchronized by the sink device. The link service is used for discovering, configuring, and maintaining the link by accessing DPCD via AUX CH. In DisplayPort, Audio Streams are regarded as Secondary-data.

Abstract

This work describes a stream clock recovery circuit for the DisplayPort standard of Video Electronics Standard Association (VESA). The stream clock recovery circuit regenerates the stream clock using the time stamps values, M and N, from the source device in the sink device. The proposed stream clock recovery is based on the fractional-N type phase locked loop (PLL). This work designed and simulated the circuits using the 0.18-μm CMOS technology.

Abstract

This paper presents an implementation of the DisplayPort AUX Channel. Source device provides isochronous transport service by using data conversion and reconstruction. And then it’s transferred to sink device. AUX Channel provides link service and device service for discovering, initializing and maintaining the main link. Hot Plug Detect is used to confirm the connection between Source device and Sink device. AUX Channel is implemented using Xilinx ISE 9.2i on Huins SoC Master3.

Abstract

In this paper, the clock and data recovery circuit using Coarse/Fine Loop is proposed for achieving fast Locking. the part of locking the frequency in CDR is composed of two Loop : Coarse Loop and Fine Loop. Each Loop is designed separate phase frequency and charge pump. and Phase Detector part using 4X oversampling method operate near Locking condition. It operates at 3.125Gbps and jitter is 50ps. Total CDR is designed a 0.18 CMOS technology. total power consumption is 150mW.

초록

이 논문에서는, CMOS 0.18μm의 공정으로 차동구조 TIA를 설계하였다. 제안된 TIA는 입력단과 inverter 이득단, 완전차동 구조 증폭기로 이루어져 있으며 ESD와 PD에 의한 기생 커패시턴스의 영향에 둔감하면서 이득을 최대화하였다. 3.125Gbps의 대역폭을 갖고 70dBΩ의 이득을 얻는 차동구조의 TIA는 6.5mW의 전력을 소모한다. 고속에서 대역폭을 넓히기 위해 사용되는 인덕터를 사용하지 않음으로써 칩 면적을 줄일 수 있다.

초록

본 논문에서는 SATA Ⅱ에 적용 가능한 대역 확산 클록 발생기(SSCG)를 설계하였다. 제안된 구조는 일반적인 정수형 위상 고정 루프(PLL)를 기초로, 변조 블록과 결합된 VCO구조를 활용하여 대역 확산 클록을 생성한다. 변조 블록은 Multi level shifter, Common Drain level shifter, OP amp buffer로 구성되어 있다. 제안된 SSCG는 1.5㎓를 중심으로 ±0.47%의 center spread ratio를 나타낸다. VCO의 control voltage는 Hershey Kiss wave의 Peak가 둥글어진 형태로 VCO의 주파수를 미세하게 변조하며 500㎑의 변형 주파수를 나타낸다. 제안된 회로는 0.18㎛ CMOS 공정을 이용하여 설계 및 검증되었다. Non SSC의 주파수의 cycle to cycle 지터는 54ps 이며 SSC 구조의 평균 최대 전력 감소는 10dBm이고 전력 소모는 1.8V 전원 공급 시 30㎽이다.

초록

이 논문에서는 10G ethernet등 직렬 통신용 수신단에 필요한 Word Alignment Block과 Comma Detect Block을 간략화한 1:10 Demultiplexer를 0.18μm CMOS 공정으로 설계 및 시뮬레이션이 진행했다. 제안된 구조의 Demultiplexer는 데이터 전송 대역폭과 동일한 주파수를 갖는 클럭을 이용하며, 직렬 데이터를 병렬 데이터로 변환할 때 모듈이 아닌 넷 라우팅과 클럭 분 주기를 이용하여 회로를 간략화 시켰다. 시뮬레이션 상에서 1 Gbps에서 3.125 Gbps까지 하며, 3.125 Gbps 동작 시 16mW의 파워를 소비한다.

Abstract

The 64b/66b encoder/decoder is a part of transceiver of physical layer for 10Gbps ethernet type 10GBASE-R. The 64b/66b encoder/decoder uses a transmission code to improve the transmission characteristics of information to be transferred across the link and ensure that sufficient transitions to make clock recovery possible at the receiver.[1] This paper describes the proposed 64b/66b encoder using pipeline algorithm and less registers with two encoding stage in 10Gbps ethernet.

Abstract

In this paper, we proposed a spread spectrum clock generator phase locked loop (SSCG PLL) for the Serial Advanced Technology Attachment Ⅱ (SATA Ⅱ). We use a conventional PLL and triangular wave generator which combine with the VCO clock to generate spread spectrum wave form. The SSCG generates clock at 1.5GHz, ab 1.5% down spread with a triangular modulation pofile of 30KHz. The circuit has been simulated in 0.18um CMOS technology. The non spread spectrum clock has a cycle to cycle jitter of 54ps and the peak amplitude reduction is 20dBM in spread spectrum mode. The power dissipation from a 1.8V supply is 32.5mW.

Abstract

In this paper, 10GHz LC Tank Multi phase Phase Locked Loop (PLL) is design for 40 Gbps Clock and Data Recovery(CDR). The LC Tank VCO generates clock signal of 8 phases, operating from 9.7 GHz to 10.5 GHz and each clock phase is 45 degree apart. The divider accomplishes a divider 160 with two steps of a divider 4 and a divider 40. The Phase frequency detector (PFD) compares the divided signal with reference signal from crystal oscillator, and generates Up and Down signals to the charge pump to produce a control voltage for VCO. Proposed circuit is designed using the 0.18um CMOS technology and operating voltage is 1.8V.

Abstract

We investigated a new low power serial link circuit possible to replace current de facto standard LVDS. The purpose of the study is to develop a novel interface circuit in short ranges (<20cm) for low power applications. The circuit has a current mode transmitter and current mode receiver. Link speed was simulated in 0.25um CMOS and the dta shows up to 3Gb/s operation. The initial stage of the study shows that by applying a simple impedance transformer circuit, the circuit has a simpler structure, less chip area and lower power consumption.