Research

Low leakage self-aligned sub 30 nm nano OS-FET

∙ 연구 배경

기술이 발전함에 따라 메모리 소자의 더 큰 저장 용량과 빠른 정보처리 속도가 요구된다. 이에 따른 보상으로 집적도를 높이기 위해 다양한 측면에서 scaling을 연구 중이다. 하지만 Si칩이 집적화됨에 따라 source와 drain 간 barrier가 낮아지게 되고 짧아진 채널로 인해 gate에 의한 채널 제어 능력이 현저히 줄어들었다. 또한 off-state leakage current (Ioff)에 의한 전력소비가 구동전력소비에 비해 증가 되어 현재 전체 소비전력의 50 % 이상을 차지하고 있고 특히 logic, memory, AI등의 최신 초고집적 소자에서 높은 전력 소모 문제를 일으킨다.

 Amorphous IGZO(a-IGZO)를 사용한 Oxide Semiconductor Thin Film Transistor(OS-TFT)는 넓은 bandgap에 따른 low off-state current를 가지며 scaling에 따른 off-state current의 증가도가 Si-FET에 비해 현저히 낮을 것으로 예상되어 체계적인 연구를 통하여 그 특성을 검증해볼 필요가 있다.

본 연구실에서는 oxide channel에 대한 연구, TFT 구조 연구, Nano-scale 패터닝 연구를 통해 Low leakage nano OS-FET의 개발을 목표로 하고 있다. 이는 Si-FET의 off-state leakage 한계를 극복할 수 있으므로 전력 소모가 많은 여러 장치에 적용 가능하여 휴대용 전자기기에 사용되는 배터리의 용량을 늘리지 않고도 사용시간을 비약적으로 향상시킬 것으로 기대된다. 삼성전자, Apple Inc.등 대기업에서도 display 장치의 전력소모를 줄이기 위해 개발 및 상용화 되고 있으며 추후 모든 집적 소자에 적용될 경우 더 큰 경제적 효과를 보일 것으로 예상된다. 뿐만 아니라, 기존 Si CMOS 의 back end of line(BEoL)에서 저온 증착이 가능한 OS-FET는 평면에서의 scaling을 넘어 3D integration 목적으로도 적용될 수 있을 것이다. OS-FET가 IC로 집적될 수 있는 수준으로 scaling되고 동시에 누설전류를 줄인다면 retention time을 비약적으로 증가시킬 수 있어 메모리 분야에 적용 가능한 새로운 저전력 전자소자를 창출해 내어 반도체 시장에서 큰 부분을 차지 할 수 있을 것이다.


∙ 연구 내용 

∙ Ultra-low leakage를 가지는 oxide channel 연구

배터리를 사용하는 모바일 또는 웨어러블 등의 장치에 사용되는 transistor는 장치의 사용 시간을 늘리기 위하여 특히 저전력 소비를 요구한다. 이를 위해서는 transistor의 off-state leakage current를 확실하게 낮춰야한다. 본 연구실에서는 이러한 누설 전류 감소를 위해 Wide band gap 을 가지는 oxide semiconductor 를 TFT의 채널로 사용하기 위한 연구를 진행한다.

금속 이온의 s-orbital 중첩에 의한percolation conduction 특성을 가지는 산화물 반도체에 doping 공정을 통한 oxide 박막의 특성 변화 그리고 channel band engineering을 통해 mobility 및 전도 특성을 boosting시킨다. 이를 통해 High on-off ratio와 high mobility 특성을 가지면서 low off-state current 특성을 만족하는 채널을 개발하고 high stability를 확보하고자 한다.

 대부분의 측정 장비는 10-13 A 정도의 측정 한계를 가져 이 이하의 값을 갖는 전류는 정확하게 측정할 수 없다. 이에 wide channel width를 갖는 a-IGZO TFT에 대한 연구를 함께 진행하고, noise를 최대한 제거한 환경에서 정밀하게 off-state의 drain current를 측정하고자 한다. Wide channel width를 가지므로 transistor의 off-state에서도 drain current는 측정 한계 이상의 값을 가질 수 있으며, 이를 통해 mobility 및 전도 특성이 boosting 된 채널이 boosting과 동시에 ultra-low leakage current를 유지할 수 있는지를 확인한다.


∙ Integration 가능한 TFT 구조 연구 및 Nano scale Oxide TFT 연구

    본 연구실에서는 고집적화를 위한 박막 트랜지스터의 구조 연구를 통해 특성의 저하가 없는 나노스케일링을 연구한다. 설계된 트랜지스터의 구조는 TCAD 시뮬레이션을 통해서 E-field의 분배, carrier와 current 흐름을 분석하고 이를 제작하기 위한 공정을 설계한다. Nano-scale lithography 및 마스크 디자인과 식각, 증착 공정 등을 통해 나노스케일 산화물 반도체 트랜지스터를 제작하고 특성을 실험적으로 확인한다. Self-aligned top gate TFT는 S/D 및 게이트 전극 간의 기생 커패시턴스를 줄일 수 있는 장점으로 고성능 집적소자 실현에 중요하다. 그러나 산화물 TFT는 측면 캐리어 확산으로 인한 short channel effect 및 채널층의 산소에 의한 contact 금속 산화에 영향을 받는다. 

     short channel effect의 기원은 플라즈마 노출에 의한 Source/Drain 영역에서의 oxygen vacancy 생성, Source/Drain 금속과 Source/Drain 전극 아래 활성층 간의 반응, 그리고 게이트 절연체에서 활성층으로의 수소 확산의 결합 효과로 알려져 있다. 본 연구실에서는 주로 소자 스케일링에 의한 소자 특성 저하의 기원을 탐구하고 short channel effect와 DIBL 과 같은 스케일링으로 인한 소자 특성 저하를 줄이는 연구를 진행한다. 그리고 개선된 contact 형성, 새로운 나노 스케일 공정 개발 및 고집적소자 실현에 중점을 둔다.