Research

Nanoscale Oxide Semiconductor

Field Effect Transistor

∙ 연구 배경

현재 Si-FET를 사용한 메모리는 저장 용량 확대를 위해 집적도가 높아지면서 소형화와 전하간섭현상으로 인한 leakage current 증가 등의 문제로 집적도 향상을 통한 용량 증대에 한계가 나타나고 있어, 차세대 메모리 반도체에 대한 연구의 필요성이 제기되고 있다.

  Amorphous IGZO(a-IGZO)를 사용한 Oxide Semiconductor Thin Film Transistor(OS-TFT)는 넓은 bandgap에 따른 low off-state current를 가지며 scaling에 따른 off-state current의 증가도가 Si-FET에 비해 현저히 낮을 것으로 예상되어 체계적인 연구를 통하여 그 특성을 검증해볼 필요가 있다.

본 연구실에서는 Low leakage nano OS-FET의 개발을 목표로 하고 있으며, 이는 Si-FET의 off-state leakage 한계를 극복할 수 있으므로 전력 소모가 많은 여러 장치에 적용 가능하여 휴대용 전자기기에 사용되는 배터리의 용량을 늘리지 않고도 사용시간을 비약적으로 향상시킬 것으로 기대된다. 삼성전자, Apple Inc.등 대기업에서도 display 장치의 전력소모를 줄이기 위해 개발 및 상용화 되고 있으며 추후 모든 집적 소자에 적용될 경우 더 큰 경제적 효과를 보일 것으로 예상된다. 뿐만 아니라, 기존 Si CMOS 의 back end of line(BEoL)에서 저온 증착이 가능한 OS-FET는 평면에서의 scaling을 넘어 3D integration 목적으로도 적용될 수 있을 것이다. OS-FET가 IC로 집적될 수 있는 수준으로 scaling되고 동시에 누설전류를 줄인다면 retention time을 비약적으로 증가시킬 수 있어 메모리 분야에 적용 가능한 새로운 저전력 전자소자를 창출해 내어 반도체 시장에서 큰 부분을 차지 할 수 있을 것이다.

∙ Anealing을 통한 IGZO 박막의 Ativation 공정 개발

Low temperature annealing을 통한 activation 기법은 기판 선택의 자유도를 높이고 기판 특성의 변화를 최소화하는 기술로서 이미 제작된 반도체 기판 위에 새로운 IC를 형성하는 등 새로운 전자소자를 창출해 내는데 큰 성과를 이루어 낼 것이다.

또한, High temperature annealing을 통한 activation 기법은 IGZO를 activation 하기위한 추가적 저온 annealing 공정과정을 사라지게 할 수 있으며 기존 Si 기반 공정과의 결합 가능성을 향상시켜 높은 throughput를 창출해내는 데에 기여할 것이다.

∙ Energy Barrier Engineering 연구

배터리를 사용하는 모바일 또는 웨어러블 등의 장치에 사용되는 transistor는 장치의 사용 시간을 늘리기 위하여 특히 저전력 소비를 요구한다. 이를 위해서는 transistor가 off-state leakage current를 확실하게 차단할 수 있어야 한다.

본 연구실에서는 이러한 누설 전류 차단을 위해, a-IGZO TFT의 off-state에서 source에서 drain으로의 캐리어 이동을 방지하는 energy barrier를 형성하여 궁극적으로 10-26 A/um의 ultra low off-state leakage current에 도달하고자 한다.

a-IGZO는 열처리 분위기, 시간 및 온도에 따라 oxygen vacancy가 보상되는 정도가 다르며, 이로 인해 a-IGZO 내의 carrier concentration에 차이가 발생한다. a-IGZO는 넓은 밴드 갭(~3.2 eV)과 1015 cm-3의 free donor concentration을 가져 전극과 schottky barrier를 형성할 것으로 예상할 수 있다. 여기서, 단순한 열처리 공정만으로 a-IGZO의 carrier concentration을 조절하여 전극과의 schottky barrier의 높이와 depletion width(barrier의 두께)를 조절할 수 있을 것이다.

 대부분의 측정 장비는 10-13 A 정도의 측정 한계를 가져 이 이하의 값을 갖는 전류는 정확하게 측정할 수 없다. 이에 wide channel width를 갖는 a-IGZO TFT에 대한 연구를 함께 진행하고, noise를 최대한 제거한 환경에서 정밀하게 off-state의 drain current를 측정하고자 한다. Wide channel width를 가지므로 transistor의 off-state에서도 drain current는 측정 한계 이상의 값을 가질 수 있으며, 이를 통해 효과적으로 contact 영역에 off-state leakage current를 차단하는 energy barrier가 형성되었는지 입증한다.

∙ Nanoscale IGZO TFT

현재 Si-FET를 사용한 메모리는 저장 용량 확대를 위해 집적도가 높아지면서 소형화와 전하간섭현상으로 인한 leakage current 증가 등의 문제로 집적도 향상을 통한 용량 증대에 한계가 나타나고 있어, 차세대 메모리 반도체에 대한 연구의 필요성이 제기되고 있다.

본 연구실에선 Low temperature annealing을 통한 low leakage sub-100 nm IGZO TFT 제작 공정을 개발하며, contact barrier 및 short channel effect에 대해 연구하고 채널 길이 50 nm 이하인 top gate self-aligned 구조의 IGZO 트랜지스터의 제작 공정 및 소자 특성을 연구하여, 집적 메모리 소자 용 트랜지스터 적용 가능성을 검증한다.