게시일 : Dec 18, 2024 11:30
설계명 : A Look-Up Table (LUT) based Fractional-N Digital Sub-Sampling Multiplying Delay-Locked Loop (DS-MDLL)
팀명 : ICSL (Integrated Circuits & Systems Laboratory)
팀원 : 윤영률, 손민정, 남강원
지도교수 : 황인철