Résumé : Quantum electronic circuits where the logic information is processed and stored in single flux quanta promise efficient computation in a performance/power metric, and thus are of utmost interest as possible replacement or enhancement of CMOS. Design automation for quantum electronic logic families is still in its infancy, but important results have been achieved in terms of automatic balancing and fanout management. The combination of these problems with logic restructuring poses new challenges, as the overall problem is more complex as compared to CMOS and algorithms and tools cannot be just adapted.  This presentation will cover recent advancement in design automation for superconducting electronic circuits as well as address future developments in the field.

Résumé : De nouveaux paradigmes et technologies de calcul sont nécessaires pour répondre aux défis de l'intelligence embarquée à forte intensité de données, notamment en matière d'efficacité énergétique, de coût, de débit, de latence et de sécurité intégrée. La solution idéale est d'éliminer le mur de mémoire et le goulot d'étranglement de von Neumann par l'imbrication fine de fonctionnalités logiques polyvalentes et de mémoire pour un calcul en mémoire dense et reconfigurable. Nous proposons une triple combinaison de technologies émergentes pour atteindre ces objectifs : des transistors 3D à nanofils verticaux pour une réduction d'échelle ultime ; la fonctionnalité ambipolaire pour une reconfigurabilité à grain fin ; des oxydes ferroélectriques pour un fonctionnement logique non volatil. Grâce à une approche DTCO impliquant la simulation TCAD, la modélisation compacte et l'évaluation des circuits, cette présentation décrira la conception de cubes de calcul 3D naturellement adaptés à l'accélération matérielle des noyaux à forte intensité de calcul, ainsi que la manière dont ces cubes de calcul 3D peuvent être intégrés dans les architectures, introduisant un cadre d'exploration à l'échelle du système pour évaluer leur efficacité. 

Résumé : The world population is growing and according to FAO (United Nations Food and Agriculture Organization), agriculture production should increase by 70% by 2050. On the other hand, it is also well known that agriculture is dramatically impacting the 9 planetary boundaries defined by Johan Rockström and his group in 2009. So we are facing a big dilemma, how to improve the productivity of the soil without impacting the planet and its limits.

The growth of crops depends on several parameters such as soil moisture, soil temperature, nutrients (fertilizers), soil pH, soil salinity, etc. Without having an online measurement (real-time) of those parameters we will probably be able to get products from the ground, however, we are not taking into account what are the impact of what we are doing and the way we are making agriculture. With the appropriate sensors and IoT, we are able not only to know the level of the parameters already mentioned but also to act based on the results.

Résumé : L’enfouissement des fonctions de conversion de l’énergie électrique au sein des systèmes embarqués est un sujet de recherche très actif au niveau international au regard des nombreuses sessions dédiées dans les conférences en conception de circuits intégrés (ISSCC, VLSI, ESSCIRC, ISCAS…). L’innovation est notamment soutenue par l’arrivée de nouvelles technologies (GaN, nœuds CMOS avancés…), de l’utilisation de composants passifs alternatifs (capacité sur puce, résonateur mécanique…) ou de nouvelles contraintes applicatives (alimentation granulaire, récupération d’énergie, mode veille, télétransmission, 5G…). Cela implique la conception de convertisseurs nouveaux répondant à des contraintes encore peu rencontrées : faible flux de puissance (<mW), très forte densité de puissance (~W/mm2), fréquence de découpage élevée (>10 MHz), bande passante VHF, lilliputien (<mm2) ou massivement entrelacé. L’exposé tendra de résumer quelques enjeux et dresser quelques tendances de recherche dans ce domaine.

Résumé : Production high-performance computing systems continue to grow in complexity and size. As applications struggle to make use of increasingly heterogeneous compute nodes, maintaining high efficiency (performance per watt) for the whole platform becomes a challenge. Alongside the growing complexity of scientific workloads, this extreme heterogeneity is also an opportunity: as applications dynamically undergo variations in workload, due to phases or data/compute movement between devices, one can dynamically adjust power (e.g. using RAPL) across compute elements to save energy without impacting performance. With an aim toward an autonomous and dynamic power management strategy for current and future HPC architectures, this paper explores the use of control theory for the design of a dynamic power regulation method. Structured as a feedback loop, our approach-which is novel in computing resource management-consists of periodically monitoring application progress and choosing at runtime a suitable power cap for processors. Thanks to a preliminary offline identification process, we derive a model of the dynamics of the system and a proportional-integral (PI) controller. We evaluate our approach on top of an existing resource management framework, the Argo Node Resource Manager, deployed on several clusters of Grid'5000, using a standard memory-bound HPC benchmark.  We put this topic in context with the notion of HW / SW codesign in dynamics, where a SW instrumentation is used for a HW dynamical regulation.

Résumé :  L'électronique est de plus en plus introduite dans notre société et l'internet des objets (IoT) contribue largement à cette tendance. En effet, leur nombre devrait exploser dans les prochaines années (+10-30% par an). Bien que cela puisse permettre des effets positifs à la fois sur notre société et notre environnement grâce à l'optimisation et à la surveillance, le déploiement massif de l'IoT s'accompagnera d'une charge environnementale indéniable qui est souvent négligée. Comme il a été démontré que les principaux impacts environnementaux de l'électronique ne résident pas nécessairement dans la phase d'utilisation mais plutôt dans les phases d'extraction des matières premières et de production (ce qui est particulièrement vrai pour les appareils alimentés par batterie), des approches de cycle de vie sont nécessaires pour mieux comprendre les impacts de l'IoT afin d'éviter d'aggraver la situation environnementale actuelle.

Dans cet exposé, nous présentons d'abord une analyse macroscopique portant principalement sur l'empreinte énergétique et carbone des sous-secteurs des TIC. Il montre que le suivi de tendances exponentielles telles que la loi de Moore conduira très peu à une diminution absolue des émissions de GES si la sobriété n'est pas prise en compte avec les améliorations de l'efficacité. Ensuite, nous proposons un cadre basé sur des profils matériels pour explorer les impacts environnementaux de la production d'appareils de périphérie IoT et discuter de la cohérence du déploiement massif attendu de l'IoT par rapport aux objectifs de l'Accord de Paris. Nous présentons également des cas d'utilisation d'éco-conception pour les appareils IoT qui sont développés dans nos laboratoires, en nous concentrant sur les impacts environnementaux des capteurs de pression microélectroniques et des applications de surveillance de la qualité de l'eau.

Résumé : Energy-driven computing is a paradigm that promotes energy harvesting as an alternative solution to conventional power supply systems. A crucial challenge in this context lies in the dimensioning of system resources w.r.t. energy harvesting conditions while meeting timing QoS requirements. This talk focuses on the modeling and analysis challenge to support the design exploration for energy-driven computing. An illustration will be given on a simple case study. 

Résumé : Présentation de sujets de recherche des doctorants, en français et en termes simples (voir résumés)

Résumé : Les systèmes sur puce (System-on-a-Chip, SoC) sont présents dans l'immense majorité des systèmes informatiques mobiles et embarqués. Les smartphones en sont un exemple populaire mais l'internet des objets, les télécommunications ou encore les véhicules autonomes en font un usage à la croissance exponentielle. Un SoC est un système électronique numérique complet intégré sur une même puce de silicium. Ce matériel est généralement assorti d'un logiciel dédié dont la complexité et le temps de développement augmentent d'année en année. Le contexte hautement concurrentiel de la conception de systèmes sur puce impose cependant des temps de mise sur le marché restreints. Il est de ce fait nécessaire de recourir au développement simultané du matériel et du logiciel au sein d'un processus dénommé "hardware-software codesign". Les prototypes matériels étant initialement indisponibles, les développeurs logiciel s'appuient initialement sur un prototype virtuel du SoC visé. Un prototype virtuel est un simulateur capable d'exécuter le logiciel destiné au SoC en cours de conception et exécutable sur un ordinateur conventionnel appelé l'hôte.

Le langage de description matériel SystemC/TLM-2.0 basé sur C++ est parmi les plus populaires pour le prototypage virtuel de SoC. Il permet la modélisation du matériel ainsi que sa simulation suivant le principe de la simulation à événements discrets (Discrete Event Simulation, DES). Cette technique exécute séquentiellement les divers processus représentant le comportement du matériel modélisé. Cela garanti la reproductibilité des simulations tout en simplifiant l'écriture des modèles et le débogage du logiciel simulé. Cependant, la DES contraint aussi à l'utilisation d'un unique cœur de l'hôte, limitant grandement la vitesse de simulation et l'exploitation des ressources de calcul parallèle modernes.

Cette thèse propose une technique de parallélisation de simulation SystemC qui préserve les bonnes propriétés de la DES séquentielle classique tout en exploitant les ressources de calcul modernes. SCale 2.0, le noyau de simulation SystemC parallèle proposé, repose sur l'observation et le contrôle des interactions entre les processus de la simulation (e.g., via la mémoire partagée du système simulé). SCale 2.0 est alors en mesure de suspendre l'évaluation parallèle de certains processus afin de garantir l'équivalence avec une simulation séquentielle et ainsi la reproductibilité de la simulation. Il peut cependant arriver que cette équivalence soit ponctuellement perdue. SCale 2.0 dispose dans ce cas d'un système de retour en arrière permettant de corriger ces erreurs de simulation. Enfin, SCale 2.0 dispose d’un mécanisme dédié à la simulation de systèmes sous Linux réduisant significativement le nombre d’erreurs de simulation dans ce contexte qui nécessiteraient un retour en arrière coûteux.

Cette méthode a été évaluée sur une variété de modèles composés de 1 à 32 cœurs RISC-V simulés, exécutant des benchmarks avec et sans système d’exploitation Linux et simulés sur une machine comportant 36 cœurs tous exploités par SCale 2.0. Lors de la simulation parallèle de 32 cœurs, les gains de performance face au noyau SystemC de référence Accellera atteignent alors x15 sur les benchmarks sans Linux avec des vitesses entre 800 et 2000 millions d'instructions simulées par seconde. L'accélération varie entre x9 et x13 dans le cas des benchmarks s'appuyant sur Linux et entre x12 et x24 lors de la reproduction d’une de ces simulations. Ces accélérations conséquentes sont obtenues sur les modèles SystemC les plus rapides actuellement disponibles, indépendamment de la complexité du logiciel simulé, ce qui représente une avancée importante dans les techniques de prototypage virtuel.

Résumé : Les plates formes virtuelles de systèmes sur puce sont basées sur des modèles transactionnels de composants, généralement écrits en SystemC/TLM. Elles ont été proposées pour accélérer les temps de conception, et contribuent à assurer le « First Time Silicon Success ». Ces plates formes permettent le développement et la mise au point en avance de phase du logiciel embarqué. Elles offrent l’avantage d’être une forme de spécification exécutable du système, de simuler rapidement, et de faciliter l’intégration logiciel/matériel.

Initialement focalisées sur un sous-ensemble strictement fonctionnel (et digital) du système sur puce, elles ont progressivement évolué pour prendre en compte également la gestion des différentes formes de reset, la modélisation des arbres d’horloges et d’alimentation. Ainsi, il est possible de représenter les différents modes de fonctionnement d’un système, et valider les scenarios d’endormissement plus ou moins profond et les séquences de réveil.

Il est désormais nécessaire de représenter également le contexte d’usage et les interactions entre le système sur puce et les composants qui l’entourent (capteurs, actuateurs). Il s’agit alors de construire un jumeau numérique de l’ensemble, sans se limiter au comportement interne du système sur puce. 

Plus largement, la question de l’intégration de modèles de simulation hétérogènes se pose, à différents niveaux d’abstraction et s’appuyant sur des domaines variés (électronique, mécanique, électrique, ..). Les besoin de validation au niveau système sont de plus en plus critiques à chaque niveau de la chaîne de la valeur, nécessitant une réflexion sur la capacité à intégrer des modèles avec un niveau de performance compatible avec l’objet de l’étude, depuis le système sur puce jusqu’au produit fini dans des secteurs aussi variés que l’automobile, l’industriel ou le produit de consommation grand public.

Nous illustrerons sur des exemples concrets les enjeux liés au développement de tels modèles et les défis associés.

Résumé : Avec la complexité toujours grandissante des systèmes sur puce actuels, et la pression d'impératifs tels que le "time to market", conception et validation nécessitent des méthodologies de plus en plus avancées. Il est en particulier indispensable de pouvoir entreprendre au plus tôt le développement du logiciel (avant la disponibilité des composants matériels), la vérification de sa correction et de la bonne conception de l'interopérabilité logiciel/matériel. C'est dans ce contexte que les plateformes virtuelles entrent en jeu et jouent un rôle fondamental. Une plateforme virtuelle est un prototype logiciel simulable (parfois qualifié de jumeau numérique) qui reflète la fonctionnalité du système sur puce visé. On parle du niveau de modélisation ESL ("electronic system level"), associé en particulier au langage SystemC.

Des solutions de vérification formelle (analyses symboliques de modèles) ne peuvent pas passer à l'échelle à un tel niveau de complexité. Mais des spécifications formelles de propriétés attendues peuvent être associées aux modèles virtuels afin d'être vérifiées en cours de simulation. Cela complémente la validation par un raisonnement formel sur des propriétés liées à l'interopérabilité des composants. A ce niveau de modélisation, l'accent est mis sur les aspects fonctionnels de la conception, les aspects temporels sont très abstraits, voire absents. Les propriétés, une fois validées sur ce modèle idéal, doivent être confirmées au long du flot de conception, lorsque les représentations des composants se concrétisent (cycle accurate, RTL).

Nous décrirons, et illustrerons sur des exemples, les principes d'une telle vérification dynamique et du raffinement temporel de propriétés transactionnelles.

Résumé : By the end of years ‘70s, microprocessors were designed by hand showing excellent layout compaction. It will be presented some highlights of the reverse engineering of the Z8000, which control part was designed by hand, showing several layout optimization strategies as well an optimization of the number of transistors. The observation of the Z8000 layout inspired the research of methods to do the automatic generation of the layout of any transistor network, allowing to reduce the number of transistors to implement a circuit, and by consequence, the leakage power reduction. Power Optimization is a main issue in the IoT world. Some of the layout automation tools developed by our group are briefly presented.

Résumé : One of the most prominent emerging paradigms for electronic system design and optimization is Approximate Computing. By relying on the target application accepting a given degree of inaccuracy, Approximate Computing allows designers to reduce area, power consumption, and even production costs of hardware. This talk discusses the impact of Approximate Computing on test and reliability in the hardware. In particular, it aims at showing the challenges and the opportunities stemming from the test of approximate hardware and that it is possible to use Approximate Computing to implement low cost but still efficient fault tolerant architectures.

Résumé : Au cours des 40 dernières années, l'industrie du semi-conducteur a été régie par la loi de Moore, prédisant un doublement de la densité des transistors tous les deux ans. Aujourd'hui, l'équation est beaucoup plus complexe pour aborder toutes les applications, du super-ordinateur aux dispositifs IoT. Alors que la loi de Moore ralentit, de nouvelles solutions technologiques sont nécessaires. Plus que jamais, les matériaux et substrats d'ingénierie en silicium peuvent apporter des solutions décisives pour répondre avec succès aux exigences des produits en termes d'efficacité énergétique et de durabilité. La technologie FD-SOI en fait partie; elle a été adoptée sur un large éventail de segments de marché, en particulier dans l'Internet des objets (IoT), l'intelligence artificielle (IA), la 5G et les applications automobiles, où une puissance et une fiabilité ultimes sont requises.

Résumé : Les réseaux de neurones montrent une performance et une efficacité surprenantes dans des domaines de plus en plus variés, y compris des domaines critiques, où ils manipulent des données personnelles et/ou sensibles, où ils sont en charge du contrôle dynamique et de la prise de décisions au sein infrastructures et systèmes critiques tels que l'automobile, la santé ou même la sécurité. Cependant, les réseaux de neurones peuvent eux-mêmes être vulnérables à des attaques logicielles et matérielles capables d'induire le système en erreur (mauvaise classification), ou d'extraire des informations secrètes sur le système lui-même ainsi que sur les données manipulées (architecture et paramètres du réseau et/ou données d'entrée). La sécurité des réseaux de neurones a été largement étudiée au niveau logiciel, notamment avec les attaques de type "adversaire". Cependant, l'implémentation matérielle de ces réseaux est également vulnérable à des attaques physiques par canaux auxiliaires, et nécessite d'être protégée afin de garantir un certain niveau de confiance. Lors de cet exposé nous discuterons des travaux émergents autour de l'étude de la sécurité des implémentations des réseaux de neurones.

Résumé : Les Réseaux de Neurones Artificiels (RNA) sont très performants, notamment pour des tâches de classification mais ils souffrent d'oubli catastrophique, ce qui signifie qu'un RNA formé sur un premier ensemble de donnes, pourrait les oublier lorsqu'il apprendra un deuxième ensemble. Par conséquent, ils ne peuvent pas apprendre de manière incrémentale : l'apprentissage n'est que séquentiel et le fameux dilemme plasticité/stabilité ne peut être résolu puisque la plasticité du système est dominante. Ce problème a été remarqué pour la première fois en 1989 par McClelland et a refait surface ces dernières années. Il peut être considéré comme un verrou majeur du déploiement des RNAs dans un environnement en évolution. Aujourd'hui, malgré une recherche très active, il n'y a pas de consensus sur une solution. Cette présentation explicitera une solution inspirée d’un modèle de la mémoire humaine permettant de surmonter l’oubli catastrophique dans le cadre de systèmes embarqués.

Résumé : Manycore architectures can be defined as composed from several compute units, where each compute unit exposes multiple cores and a local memory system. Unlike GPGPU architectures whose compute units are composed from tightly synchronized stream cores, the compute units of CPU-based manycore architecures are assembled from fully software programmable cores, each one capable or running rich operating environments such as RTOSes or the Linux kernel.

We introduce the Kalray MPPA3 processor, which implements a CPU-based manycore architecture, and present the main features that make it a very effective deep learning inference platform. Each CPU core implement a modernized Fisher-style VLIW architecture, which is tightly coupled to a tensor coprocessor. Inside a compute unit, the cores are connected to fast synchronization lines and to a bi-directional data communication ring. On the global architecture, the compute units are connected by a network-on-chip capable of multi-casting neural network parameters from external DDR memory. We expose how these architectural elements are exploited by the Kalray deep learning compiler to achive high-performance inference at low latency.

Résumé : The brain performs intelligent tasks with extremely low energy consumption. This work takes its inspiration from two strategies used by the brain to achieve this energy efficiency: the absence of separation between computing and memory functions and reliance on low-precision computation. The emergence of resistive memory technologies indeed provides an opportunity to tightly co-integrate logic and memory in hardware. In parallel, the recently proposed concept of a Binarized Neural Network, where multiplications are replaced by exclusive NOR (XNOR) logic gates, offers a way to implement artificial intelligence using very low precision computation.

In this way, we propose a strategy for implementing low-energy Binarized Neural Networks that employs brain-inspired concepts while retaining the energy benefits of digital electronics. We fabricated and tested a differential HfO2-based memory structure and its associated sense circuitry, which are ideal for in-memory computing. Our approach achieves the same reliability benefits as error correction, but without any CMOS overhead, and it can naturally implement Binarized Deep Neural Networks with extreme energy efficiency, and that the system is fully satisfactory for image recognition applications.

Résumé : L’utilisation des techniques d’apprentissage dans les flots de CAO est en passe de devenir incontournable. Le « Generative design » regroupe en particulier un ensemble de techniques d’exploration de l’espace de conception qui propose une solution convaincante dans de nombreux domaines d’application. Cet exposé décrira des résultats récents obtenus en conception de NoC utilisant en particulier des réseaux antagonistes génératifs (GAN: Generative Adversarial Networks), en mettant l’accent sur les techniques qui peuvent être employées pour orienter le processus génératif vers des solutions répondant à des critères précis.

Résumé : Présentation de sujets de recherche des doctorants, en français et en termes simples  (voir résumés)

Résumé : Dans le monde du Calcul Haute Performance, l’année 2022 verra certainement la sortie du premier supercalculateur de classe exaflopique, c’est-à-dire capable d’effectuer un milliard de milliard d’opérations flottantes par seconde. Au-delà de l’amélioration quasi automatique, mais déclinante, des performances des processeurs avec la loi de Moore, ce sont surtout les technologies d’intégration « More-than-Moore » qui ont permis d’atteindre cette classe de performance. En effet, l’intégration fine au sein d’un même nœud de calcul entre processeur, accélérateur et mémoire a facilité la multiplication d’un facteur 100, en 10 ans, de l’efficacité énergétique du nœud de calcul ce qui a augmenté d’autant les performances de calcul à consommation électrique constante. Intégration 2.5D et 3D, cubes mémoires, accélérateurs, architectures hétérogènes sont les éléments clés de la réussite de cette aventure vers l’exascale.

La prochaine décade verra l’avènement du marché des processeurs de calcul pour l’Intelligence Artificielle embarquée avec des exigences d’amélioration de performances identiques à ce qui a été réalisé dans le domaine du HPC.

Les technologies « More-than-Moore » seront-elles le moteur technologique des prochaines générations de processeurs pour l’Intelligence Artificielle embarquée ? Quelle sera l’impact sur les architectures ? Intégration 3D, chiplet, matériel Open Source, RISC-V sont-ils les nouveaux éléments clés des processeurs pour l’embarqué ?

Résumé : Le traitement de données génomiques est un des grands enjeux de ce siècle, de par la quantité de données générée par le séquençage de plus en plus massif de la population. Dans ce contexte, les systèmes hétérogènes exploitants des FPGAs ou GPUs permettent d'améliorer les temps de traitement et l'efficacité énergétique. Cette présentation abordera certains défis de cette thématique, quelques éléments de solutions, ainsi que des pistes de développements futurs.

Résumé :  Les circuits à capacités commutées, à la frontière entre les mondes analogique et numérique, sont utilisés depuis quelques décennies. Leur robustesse et leur assemblage en systèmes complexes ont permis le succès de l'électronique moderne. Encore faut-il que ces circuits, soient compatibles avec la production en grand volume. En prenant comme exemple l'intégrateur à capacités commutées, nous détaillerons les modifications indispensables et pourtant peu connues, à apporter à la structure 'académique' pour obtenir des performances prédictibles avec un rendement de fabrication élevé. Ces précautions autorisent une solide modélisation de haut niveau, préliminaire au design électrique.

Le développement d'un circuit demande un investissement conséquent. Le calcul formel permet d'obtenir automatiquement la fonction de transfert en Z. Cette fonction permet d'identifier rapidement les éléments parasites et dimensionner les composants. La vitesse de calcul à ce niveau autorise les simulations statistiques qui peuvent demander des centaines de millions de cycle d'horloge. Ce calcul formel permet aussi de précalculer les matrices nécessaires à des simulations plus précises. Nous montrerons qu'il est possible d'appliquer les techniques de simulation applicables aux circuits linéaires comme la technique SARC (Semi Analytical Recursive Convolution) qui permettent d'obtenir des résultats précis avant même de débuter le design électrique avec des outils comme SPICE.

Résumé : Les solutions d’intégration 2.5D/3D hétérogènes ont connu un essor conséquent ces dernières années, mettant en œuvre des systèmes sur puces (SoC) défragmentés, dits chiplets, associant différentes technologies. Elles sont principalement élaborées par les grands acteurs des processeurs pour machines très hautes performances, et solutions imageurs aux caractéristiques techniques singulières (wafer-à-wafer, collage hybride).

Plusieurs recettes technologiques ont atteint un niveau de maturité suffisamment élevé pour crédibiliser leur viabilité industrielle. Elles concernent les interposers sur silicium ou substrat organique haute densité. Elles combinent des solutions architecturales innovantes autour de circuits d’interconnexions hauts débits, d’outils CAD de conception, pour réaliser et vérifier ces circuits. 

Cette présentation à pour but de présenter les évolutions clés récentes permettant de se projeter vers la réalisation industrielle d’ASICs en 2.5D/3D.

Résumé : Les technologies de virtualisation développées ces dernières années par les GAFAM ont déjà démontré de nombreux atouts en termes de flexibilité d’utilisation, de déploiement ou encore de partage des différentes ressources mises à disposition dans les data center. Afin de bénéficier de plus de flexibilité et de dynamicité dans le dimensionnement des réseaux ainsi que d’une réduction des CAPEX par l’utilisation de ressources de calcul plus standardisées, les technologies de virtualisation font leur entrée dans le domaine des télécoms au prix d’une puissance de calcul réduite et au détriment d’une croissance de la consommation d’énergie. Dans cette présentation, nous verrons comment l’introduction de FPGA dans les data center peut aider à améliorer les performances de calcul ainsi que la consommation énergétique des data centers pour des applications télécoms sans réduire pour autant les vertus recherchées de la virtualisation.

Résumé : Après sa prise de pouvoir dans le logiciel, le développement open source est maintenant bien établi dans le monde du matériel. Le principal projet à l’origine de cette éclosion est certainement l’architecture de processeur ouverte RISC-V, initialement développée à l’Université de Berkeley et maintenant gérée par une fondation de droit Suisse,        « RISC-V International. »

Dans cette présentation, nous essaierons de donner une vue globale de cet écosystème en construction, de son importance, et de ses principaux acteurs qui vont du monde académique aux industriels en passant par les fondations. Nous soulignerons au passage quelques opportunités et difficultés spécifiques dues aux problématiques de coopération, un aspect clé de la conception open source de matériel.

Résumé : Cette présentation vise à discuter les principaux défis associés aux objets ultra-basse consommation dans le contexte de l’intensification des besoins en intelligence artificielle proche des utilisateurs, et particulièrement via l’exemple des capteurs intelligents pour la santé. Ainsi, en partant de la perspective de cas applicatifs réels, cette présentation adressera diverses co-optimisations possibles entre les aspects logiciels, architecturaux et circuit permettant de rendre les dispositifs IoT/Edge AI possibles. Spécifiquement, cette présentation discutera l’intégration d’accélérateurs physiques de type calcul dans la mémoire dans des dispositifs IoT/Edge AI.

Résumé : Les transistors ferroélectriques à effet de champs (FeFET) font partie des technologies émergente de mémoires non volatile permettant de s’attaquer aux limitations des architectures de Von Neumann. En effet, la compatibilité de la technologie FeFET avec les technologies CMOS classique permet de concevoir des circuits possédants à la fois des capacités de mémorisation et des capacités de calcul logique.

Cette présentation s’intéresse plus particulièrement à un circuit de mémoire basé sur de FeFET permettant un accès par adresse ou par contenu : la TC-MEM. Cette particularité permet d’envisager des opérations réversibles tel que les opérations de substitution utilisées dans les calculs cryptographique. La TC-MEM permet d’obtenir cette opération et son inverse (pour le chiffrement et le déchiffrement) avec un seul espace d’adresse mémoire.

Résumé : Compilers are rock solid piece of software (mostly) since the 80'. During the "Dennard scaling" era the compilers domain challenges where to integrate new applications needs and integrate micro-architecture hardware evolution (pipelines, vector ALU, cache hierarchies, special instructions, etc).

The effect of the end of the "Dennard scaling" (around 2006) has implied that performance evolution should be found in other directions. One major trend is based on hardware heterogeneity (big.LITTLE, CPU+DSP, CPU+FPGA, CPU+GPUs, etc).

In other hand applications become more and more dynamic and put pressure on memory hierarchy (indirect access, sparse computation). Dense computation can nearly reach the peak performance on modern processor (see TOP500 / Linpack), sparse computation can only use few percent of the peak performance. 

This presentation will show traditional compilers strategies for different programming languages, some success and failures in term of performance from compilers, compiler strategy to adapt code on dynamic applications, some evolutions in term of computing architecture and some results obtained in the domain of in memory computing.