Résumé : Le circuit de récupération d'horloge, proposé dans cet article, est basé sur un oscillateur en anneau à injection en technologie FDSOI 28nm. Cette dernière permet d’implémenter une logique complémentaire réduisant le bruit de phase en utilisant la grille arrière du transistor pour symétriser la sortie d'un inverseur complémentaire. De plus cette architecture permet de réaliser un VCRO en quadrature avec un nombre pair d’inverseurs, offrant la possibilité de doubler la fréquence afin de restaurer le rythme d’émission des bits d’une transmission série. Nous présentons les résultats sur un QVCRO à injection pour une fréquence de 868MHz (ou 1736MHz) avec une consommation inférieure à 0,3mW.

Résumé : Les technologies émergentes comme les transistors ferroélectrique à effet de champ (FeFET) s'avèrent être de sérieux candidats pour surmonter le goulot d'étranglement de Von-Neumann et Harvard causé par la séparation de de la mémoire de donnée et l’unité de calcul par un bus. Leur comportement non-volatile les prédestine à une utilisation efficace dans les architectures de type Logic-In-Memory (LiM). Dans le but de créer un circuit à base de FeFET, le projet ANR SECRET propose de créer un démonstrateur basée sur ASIC. Dans un premier temps, les transistors seront émulés sur FPGA pour élaborer un modèle qui sera intégré à une plate-forme d’émulation basé sur RISC-V.

Résumé : The goal of this thesis is to find solutions to secure a processor pipeline against fault injection and side channel attacks. This is done by exploiting the peculiarities of processor microarchitectures and minimizing the impact on processor performance. To this end, integrity tags were selected to propagate across all pipeline stages. By adding methods for temporal desynchronization and masking of instructions.

Résumé : L’explosion de l’Internet des Objets demande des architectures de calculs toujours plus efficaces en termes de consommation d’énergie ainsi qu’en termes de rapidité. L’émergence de technologie non-volatiles compatible avec les technologies CMOS comme les transistors ferroélectriques à effet de champ (FeFET) permettent de concevoir des architectures de type Logic-in-Memory (LiM) qui sont une des solutions envisagées pour surmonter le goulot d’étranglement de Von-Neumann et Harvard causé par la séparation de la mémoire et de l’unité de calcul par un bus. Dans le but de vérifier les performances des opérateurs non-volatiles ces derniers sont émulés sur FPGA au sein d’une plateforme basée sur RISC-V.

Résumé : L’objectif de la thèse est la conception et la fabrication de systèmes de circuits intégrés capables de réaliser des tâches d’intelligence artificielle en consommant très peu d’énergie. Nous utiliserons une nouvelle technologie du CEA LETI intégrant des mémoires émergentes à base de nano-composants, qui permet d’associer au plus près logique et mémoire non-volatile (memristors). Ces systèmes seront spécialisés pour le calcul d’inférence bayésienne dédié à des tâches de fusion de capteurs médicaux.

Résumé : Artificial Intelligence algorithms empower modern technologies, as they bring intelligence to computing systems, hence computers can now recognize images, understand spoken language, or even translate texts at human-level performance. Unfortunately, bringing intelligence to the edge has a considerable challenge, since energy consumption of such tasks is higher than the locally available energy when operated on standard processing units (CPU and GPU). My Ph.D. thesis goal is to overcome this energy challenge by developing energy-efficient AI systems integrating novel nanotechnology memories (memristors) with standard CMOS technologies. Our projects rely on bio-inspired ideas (since brain is an efficient computing system), such as the in/near-memory computing approach, where memory and computation are co-located.

Résumé : In the current age of AI-driven computing, inference in neural networks is performed through millions of multiply-accumulate (MAC) operations. In our work, in the context of the project ANR OCTANE, we intend to implement MACs on silicon photonics platforms enhanced by phase-change materials (PCMs). To do so, we explore the stochastic computing paradigm, which allows a direct mapping from the MAC operation to a PCM in photonics.

Résumé : Spiking Neural Networks (SNNs) hold the promise of lower energy consumption in embedded hardware due to their spike-based computations compared to traditional Artificial Neural Networks (ANNs). However, SNNs accuracy still lags behind ANNs and their energy-efficiency in hardware is not guaranteed. My thesis aims at bridging the gap between software and hardware to provide accurate and energy-efficient SNN solutions.

Résumé : Ces travaux de recherche ont pour objectif de proposer une méthodologie adaptée et efficace pour la fusion de données issues de capteurs embarqués afin de développer un système d’aide au pilotage d’un fauteuil roulant électrique (FRE). Une première architecture embarquée électronique et informatique a été réalisée permettant d’une part la réception des données capteurs, d’autre part l’envoi en communication sans fil des données collectées à un serveur de stockage des données qui servira à établir des analyses et traitements selon une approche IA. Une interface graphique de gestion temps réel des données a également été développée.

Résumé : L'objectif scientifique de ces travaux de thèse est de développer et concevoir un système embarqué de mesure capacitive et fréquentielle à haute précision en temps réel dédié à la mécatronique. La conception architecturale vise à intégrer une solution logicielle-matérielle couplée à un dispositif mécanique et intégrant un convertisseur sigma-delta ainsi qu’un fréquencemètre. Une application visée est d’intégrer la mesure d’un déplacement micrométrique avec des précisions de l’ordre de 10-6 à 10-7 à partir d’un système microélectronique de mesure couplé à un ressort céramique.

Résumé : With the massive deployment of edge near-sensor processing and artificial intelligence, the historical Von Neumann architecture used in most of our electronic devices suffers from a serious bottleneck due its use of energy-hungry and slow data transfers between memory and processing units. To overcome this challenge, a new computing paradigm, called “In-Memory Computing”, rises to be a solution. The idea is to perform the logic operations directly inside the memory instead of using external processing units, thus drastically reducing data movements and their associated cost. One of the most appealing implementations of such approaches rely on emerging nonvolatile memories such as Resistive RAMs (RRAM).

Based on a new transistor technology called “nanosheet transistors”, the CEA LETI is developing an innovative 3D RRAM memory cube to perform In-Memory Computing. During my phD, we worked on defining this 3D cube architecture in order to construct the first non-volatile 3D NOR memory, providing a random access to all the memory elements with a high parallelism. We explored, evaluated and improved a RRAM-based computing logic family called “Scouting Logic” on the cube, and based on transistor characterizations and electrical simulations, we demonstrated the cube capability to perform logical operation with up to four operand in parallel per pillar. To overcome the well-known high RRAM bitcell variability for neural network applications, where the number of operands can be in the order of thousands, we proposed an ultra-robust and energy-efficient capacitive RRAM-based neuron that can be plugged on top of our 3D cube. To fully demonstrate its capabilities, we fabricated and characterized a testchip, which proved the ultra-high robustness of our approach even with degraded memory performances. Upcoming work may consider evaluation of our approach at the system level.

Résumé : Due to the popularity of multi and many-core systems, simulation technologies are employed to test and evaluate e.g. new Instruction Set Architecture design choices. Dynamic Binary Translation appears to be the solution for simulating full software centric systems while remaining fast. Our desire to have a fast cross-simulation without representing all the hardware components in detail leads us to focus on QEMU, a popular open-source translator. The goal of this thesis is to investigate simulation strategies at system level for multi-core architectures so that simulation remains fast while being able to accurately model hardware structures such as caches and TLB.

Résumé : Compared to Software solutions, Hardware accelerated Neural Networks improve computation latency while decreasing power consumption thanks to parallelization of operations. This thesis, cooperation between STMicroelectronics and TIMA, targets the design and implementation of ultra-low power neural network accelerators for micro power Artificial Intelligence inside embedded systems, for Edge or IoT devices. This work uses High Level Synthesis to implement the accelerator architecture, to ease the exploration of different solutions, and the parametrization of the design. Some aspects about the exportation of Neural Network on ad hoc hardware will be tackle.