研究成果

(A) 採用拆分合併的電路架構。動態比較器技術，減少靜態功率消耗。為使電路更快進入比較狀態，拆分合併架構多設計一組開關，使電壓能更快趨於穩定狀態。採用拆分合併架構的切換方法，其電容陣列的能量消耗只比單調式架構略少一點，其原因電容陣列在重置過程中的能量消耗過大。為減少拆分合併架構的重置消耗功率，電容陣列重新調整。將電容陣列中最大的電容移除，使用 N-1 位元的電路架構，實現 N 位元電路架構的功能，優點可降低一半重置消耗功率。為達到 N-1 位元轉 N 位元的方法，設計兩組三級切換開關，電容陣列中 Cf 進行運算，達到降低功率消耗的目的。總結了拆分式、拆分合併式、三級開關切換這三種方法的特點，提出之架構不僅具有最低的開關功率消耗，而且具有最少的單位電容陣列。是目前文獻中最具有低功耗的電路設計!

(B) 在逐漸逼近式類比數位轉換器設計中,為了能讓電路低功耗、高效能能夠更上一層樓，在傳統式與單調式電容陣列切換中，會占用很大的面積以及有較高的消耗功率，因此為了減少消耗功率，主要提出的新型電容邏輯控制，並結合拆分合併與三種控制不同電壓之三級切換開關使用於電容陣列切換，使得總電容值能夠有效減少，並有效降低電容陣列所帶來的功率消耗以及減少整體電路面積之設計。同時，我們在設計上針對新型電容邏輯控制，使用三個邏輯控制電路，分別在不同的位元使用適合的邏輯控制電路去切換電容陣列，並結合三種不同三級切換開關，共使用到五種不同電壓型態，以及拆分合併開關去控制切換時機，這種方式，能達到最有效的邏輯切換模式，並能夠有效減少總電容值的一半減少整體面積，並且有效節省功率消耗的作用。

(A) 全數位鎖定迴路(All-Digital Delay-Locked Loop，ADDLL)使用TSMC 90nm製程，採用數位相位偵測器(Digital Phase Detector，DFD)和連續近似暫存器(Successive Approximation Register，SAR)來控制數位延遲線(Digital Delay Line，DDL)以及一些控制單元(Control Unit)所組成。在全數位鎖定迴路裡，設計數位延遲線會是一個關鍵，它將影響整個全數位鎖定迴路的效能。延遲線的部分採用互補延遲線的方式來提高可鎖定的範圍，利用粗調及微調的方式來提高延遲的精準度，降低功率消耗和節省晶片面積。採用10位元逐次逼近暫存器實現快速鎖定，溫度計碼降低功率消耗及提升線性度。使用傳統式連續近似暫存器，因製程電壓溫度變異，無法對電路做持續追蹤而造成電路的不正確，為避免死鎖的問題，以改良式連續近似暫存器克服，數位鎖定迴路鎖定後能持續對電路做追蹤。鎖定範圍從140 MHz到1 GHz，供應電壓1 V，約3.54 ps的延遲解析度，1.4 GHz功率消耗1.535 mW，時脈抖動(Jitter)1.4 GHz為4.89 ps，鎖定時間1 GHz為20個時脈週期。具有低功耗及快速鎖定的性能。

(B) 計畫提出全數位鎖相迴路，採用數位相位偵測器、混合連續近似式暫存控制電路、相位追蹤延遲控器電路、數位延遲線以及一些控制單元(Control Unit)所組成。本計畫分為高頻與低頻兩部分，高頻由混合連續近似式暫存控制電路來做處理，在設計此電路時，數位延遲線會是一個關鍵，它將影響整個高頻鎖定迴路的效能。延遲線採用互補延遲線的方式來提高可鎖定的範圍，利用粗調及細調的方式來提高延遲的精準度，可以節省數位延遲線的使用電源。低頻由相位追蹤延遲控器電路來做處理，在設計此電路時，藉由移位暫存計數器及部分電路來取代長串聯的粗調延遲，電路包含兩個門控環形振盪器，用於產生具有減少面積的寬延遲範圍。因此結合這兩種電路的優點，能夠提升延遲的精準度，降低更多功率消耗和節省晶片面積。此全數位鎖定迴路採用8位元的逐漸逼近暫存器與開回路系統來實現快速鎖定，並使用溫度計碼和相位追蹤延遲控制來降低功率消耗及提升線性度。此外，在傳統式的連續近似暫存器，將因為在製程、電壓和溫度變異的環境中，無法使電路做持續追蹤而造成電路的錯誤，因此會使用改良式連續近似暫存器來克服並使電路在鎖定之後能夠持續追蹤。在相位追蹤延遲控器電路部分，因為使用兩個獨立的門控環形震盪器，所以不需要擔心在製程、電壓和溫度的變異的環境中會電路之間產生錯誤。另外，本計畫鎖定的範圍從20 MHz到1.2 GHz，供應電壓為1 V，具有大約0.6 ps的延遲解析度，在1 GHz功率消耗為 0.7 mW，時脈抖動(peak-peak Jitter)在1 GHz為0.7 ps，鎖定時間在1 GHz為24個時脈週期。

研究深度神經網路應用於邊緣運算的演算法開發模型與硬體加速晶片之設計，對於神經網路模型演算法的開發，本論文使用輕量化網路模型來使模型進行一定程度的篩撿，進而達到硬體計算量的下降與實現邊緣運算高即時性(Real-Time)的要求。本論文的硬體設計為朝向多功能型、低功率、高效能化、可即時運算、低面積的硬體架構。本論文硬體架構以Tiling為架構核心，其支援的運算包含卷積運算(Convolution)與深度可分離卷積運算(Depthwise Separable Convolution)，和不同Kernel Size與不同Stride的支援，並配合資料流設計、Data Reuse方式與PE單元的設計，來減少Memory的Access，進而達成高效能運算與功率消耗下降等優點。要設計重點為使用Tile架構來切割輸入圖片，並透過tile size分析DRAM讀取次數與Input SRAM儲存面積來找到切tile最合適的大小，而本論文也透過資料流與平行度分析來讓DNN硬體電路的Memory的Access為最小與實現運算高效能化，並透過PE設計與切kernel size的方式來到達到硬體不含資料載入時間，其PE在不同Kernel size運算下均可以達到硬體使用率100%。另一項設計重點為加入padding的硬體電路，如此一來即可以大大提升硬體的運算時間與降低資料重新排列的時間，並同時降低Memory的Access與降低硬體的功率消耗。