8 Grafo interactivo para visualizar el estado del arte de HLS

High-Level Synthesis (HLS) es una metodología para transformar descripción de comportamiento—especificación independiente del tiempo— a Nivel de Transferencia de Registros, por sus siglas en inglés (RTL). RTL es una abstracción de diseño que modela un circuito digital síncrono en términos del flujo de señales digitales (datos) entre los registros de hardware y las operaciones lógicas realizadas con esas señales.

Recientemente, HLS ha sido empleada en una gran variedad de aplicaciones, ofreciendo significativos beneficios en términos de utilización de recursos y potencia disipada. HLS permite diseñar FPGAs sin tener conocimiento de Hardware Description Language (HDL). Esto es factible en escenarios en los que programadores de software utilizan estos dispositivos para acelerar procesos.

Hemos diseñado un grafo interactivo para visualizar el estado del arte de HLS, el enlace se encuentra en:

http://201.174.122.25/moo_hls_fpga/