Bài tập Kỹ thuật Số (HK1, 2018-2019)
SV download Bài tập Kỹ thuật Số (2018)
SV làm các bài tập (bắt buộc) sau: 10, 11, 15, 21, 25, 28, 37, 39, 3.25, 3.27. 3.29, 3.31. (12 bài)
SV được khuyến khích làm thêm các bài tập tự chọn (không bắt buộc) sau: 22, 23, 30, 31, 32, 42, 43, 44, 45.
Đây là bài tập cá nhân. SV viết tay trên giấy A4, khuyến khích viết trên cả 2 mặt giấy, lưu ý không dùng mực đen và mực đỏ. Các chương trình Verilog/VHDL, các dạng sóng kết quả mô phỏng, các ảnh chụp màn hình (nếu có) có thể được in ra từ máy tính.
Trang bìa ghi rõ thông tin: Họ tên SV, MSSV, lớp sinh hoạt, và nhóm.
Lưu ý: KHÔNG ĐÓNG BÌA GƯƠNG!!
Nộp bài tại buổi học cuối cùng.
Verilog HDL & ModelSim (updated 01.10.2018)
ModelSIM PE STUDENT EDITION (FREE): donwload here (opened in new window)
ModelSim 6.5b Tutorial (Mentor Graphics) PDF 759 KB (upload ngày 13.10.2013)
Kế hoạch giảng dạy (15 tuần)
Tuần 1. Giới thiệu môn học, Hệ thống số đếm và mã
Tuần 2. Đại số logic (Đại số Boole), Hàm logic và biểu diễn hàm logic
Tuần 3. Tối thiểu hóa hàm logic
Tuần 4. Cổng logic (1): Phân loại theo chức năng
Tuần 5. Cổng logic (2): Cổng logic họ TTL
Tuần 6. Cổng logic (3): Cổng logic họ CMOS
Tuần 7. Flip-Flop
KIỂM TRA GIỮA KỲ
Tuần 8. Verilog HDL
Tuần 9. Hệ tổ hợp (1): Các mạch Mã hóa, Giải mã, MUX và DEMUX
Tuần 10. Hệ tổ hợp (2): Các mạch So sánh, Parity, Số học + Biểu diễn và tính toán với số nguyên có dấu dạng bù 1 và bù 2
Tuần 11. Hệ tuần tự (1): Giới thiệu, Các mạch đếm nối tiếp
Tuần 12. Hệ tuần tự (2): FSM (bài 1)
Tuần 13. Hệ tuần tự (3): FSM (bài 2) + Biểu diễn FSM bằng Verilog HDL
Tuần 14. Register + Memory
Tuần 15. Memory Organization + Wrap-up
KIỂM TRA CUỐI KỲ.
Kế hoạch giảng dạy (11 tuần)
Tuần 1. Giới thiệu môn học. Hệ thống số đếm và mã. Đại số logic.
Tuần 2. Hàm logic. Biểu diễn hàm logic. Tối thiểu hóa hàm logic.
Tuần 3. Tối thiểu hóa hàm logic (tt). Cổng logic (1): phân loại theo chức năng.
Tuần 4. Cổng logic (2): Cổng logic họ CMOS.
Tuần 5. Cổng logic (3): Cổng logic họ TTL. Các vấn đề khác.
Tuần 6. KIỂM TRA GIỮA KỲ
Tuần 7. Giới thiệu ngôn ngữ mô tả phần cứng Verilog HDL.
Tuần 8. Flip-Flop. Hệ tổ hợp (1).
Tuần 9. Hệ tổ hợp (2).
Tuần 10. Hệ tuần tự (1).
Tuần 11. Hệ tuần tự (2).
Tuần 12. Register + Memory + Memory Organization
KIỂM TRA CUỐI KỲ.