Practica Generate
Written by: Holguer A. Becerra
Con esta tarea usted aprenderá el uso de "Generate" en Verilog HDL, algo que le puede ser de mucha ayuda a la hora de describir hardware tedioso y repetitivo.
Copie el siguiente código en alguna plantilla generada con el system builder de la DE0-NANO/DE2-115 y vea el RTL.
Analice el código y responda:
¿Que se genera el RTL?
¿Para qué es útil usar generate?
Modifique el parámetro local "NUMBER_OF" a 100 y vuelva a generar el RTL.
Modifique el parámetro local "NUMBER_OF" a 1000, 2000, 3000, 4999, 5000, 10000 y vuelva a generar el RTL.
¿Que sucede?
¿Cual es el limite de generate?
¿Que hace el circuito que esta describiendo?
Intente lo mismo instanciando un modulo dentro del bloque generate.