Laboratorio 1
Las notas de los laboratorio se darán en la manera siguiente:
30%: Funcionalidad - el circuito hace lo que queríamos que hiciera, y han hecho lo que pido en el trabajo
15%: Simulaciones anotadas y RTL View - hay que entregar simulaciones anotadas y RTL view de todos los módulos nuevos
10%: Eficiencia - el código no utiliza más recursos del FPGA de lo que es necsario
10%: Fiabilidad - el código está escrito en manera fiable
10%: Modularidad - el código está escrito en manera modular
10%: Legibilidad - el código está escrito legiblemente y limpiamente,y es claro cual hardware sintetiza
15%: Presentación oral en la clase (todo el grupo debe estar presente y participar!)
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100%
+15% - Bono de creatividad - Hagan cosas originales más alla de lo requerido y reciban hasta 15% bono!
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115%
Obviamenete, a pesar de que funcionalidad es 30% de la nota, si el laboratorio no tiene un mínimo de funcionalidad, la nota del laborotorio será 0.
Aunque en el mismo laboratorio NO SE PERMITEN usar modulos de un otro grupo, SÍ SE PUEDEN usar módulos de cualquier grupo de laboratorios ANTERIORES. Esto es parte del énfasis en diseño modular y diseño reutilizable. Lo único es que, por favor, si usan un módulo de un laboratorio anterior, esciban un comentario corto en el código de Verilog del módulo que lo dice (por ejemplo: " // Este módulo fue escrito por grupo X en laboratorio Y")
Por favor entreguen un CD en el comienzo de la clase del dia de entrega que contiene lo siguiente:
- Nombres de los estudiantes con IDs escritos sobre el CD
- Una carpeta con los archivos Verilog, archivo de proyecto prj, y todos los archivos generados por la compilacion, en fin todos los archivos que usaron. Es facil: solamente es copiar al CD la carpeta entera que usaron ustedes. No olviden entregar tambien el codigo de Nios soft-core si usaron el Nios II.
- Un documento Word o PDF corto que describe los modulos de verilog y la estructura general de su circuito. En este archivo tambien por favor escriban sus nombres y IDs, y tambien correos electronicos de todos.
- Simulaciones anotadas en archivo PDF, PPT, Word, o impreso.
- RTL view de los modulos en en archivo PDF, PPT, Word, o impreso.
- Pueden ver una presentacione PowerPoint sobre simulaciones anotadas y RTL view aqui.
- Comentarios: para cada bloque "Always" hay que dar comentario de si la estructura que sintetiza es: combinacional o secuencial, y dar descripcion breve de cual es la estructura en Hardware (ejemple: registro 32 bits, multiplexor, multiplexor seguido por registro, etc.). Esto figura bajo la nota de "legibilidad".
- La presentacion oral tendra lugar en la clase, con la tarjeta hardware, en el mismo dia que se entrega el CD (yo voy a probar el CD despues en mi computador, la idea es que ustedes me presenten su trabajo primero y después lo miro más tarde con detenimiento).
Para ayudarles, aqui tienen un enlace al codigo que hay en el libro de Chu (es un archivo ZIP).
Laboratorio 1(Lab Individual):
En base al manual de la pagina del semillero ADT titulado "2-Practica 2 con DE0-NANO", usted debe hacer las siguientes modificaciones:
Agregue a la practica(2-Practica 2 con DE0-NANO) el modulo de LCD que puede encontrar en el siguiente link.
Con el fin de que al multiplexar las notas del piano y las canciones a la salida del chip Mono_Dac, se pueda ver sobre el LCD la nota que se esta tocando ó el nombre de la canción según sea el caso y la frecuencia(Usted define el Orden en la LCD).
Ejemplo: Si esta sonando la nota DO, debe salir en la LCD: DO, la frecuencia de DO.
Ejemplo: si esta sonando la Canción de la ROM, debe salir: Nota, Frecuencia y Nombre de la canción.
Se debe visualizar el estado de las notas o canción que se hablo en el punto 1 de este laboratorio sobre la LCD.
PD: Podrían usar otros modulos HW como el que aparece en la pagina del semillero https://sites.google.com/site/semilleroadt/nivel-intermedio/implementacion-de-display-lcd
Solución(Andrea Paola Ortega):