活動與任務

• 積極研究、發展並推廣具有創新性、前瞻性、或先導性之SOC積體電路系統設計與測試技術。

• 與國內外之產學研究機構交流，促進SOC設計與測試技術發展。

• 提供積體電路系統設計與測試技術相關之服務與諮詢，積極協助產業界。

• 透過產學合作研究計畫，與產業界共同發展前瞻積體電路系統設計與測試技術，並積極推廣研發成果。

• 透過合作研究計畫，與國內外研究機構共同發展前瞻積體電路系統設計與測試技術，並積極推廣研發成果。

• 成立SOC設計技術聯盟，建立DTC與聯盟會員之間技術開發與轉移的密切互動。

• 培育積體電路與SOC系統高級設計與測試人才。

研究領域

清大積體電路設計技術研發中心結合資訊與電機兩系各個相關實驗室。由現有的IP及CAD的設計測試技術，藉由網路安全處理器之研發，發展Giga-Scale 甚至更高整合度之SOC設計與測試的前瞻技術。

目前中心及各相關實驗室的研究內容包含：

(1)前瞻性信號處理器核心(Core)單元（如網路處理器與數位訊號處理器等）之指令集、架構、電路，以及軟硬體發展環境；

(2)低電壓、低功率、高速積體電路架構及其晶片設計(Design)、驗證(Verification)、診斷(Diagnostics)、與測試(Testing)方法；

(3)軟硬體並行設計(Hardware/Software Co-design)與驗證方法；

(4)可重覆使用(Reusable)矽智權(IP)以及系統整合晶片(System-on-a-Chip)之設計、驗證、診斷、與測試方法；

(5)射頻收發器(RF Transceiver)及積體電路設計；

(6)系統整合(System Integration)與快速之系統雛型(Fast Prototyping)建立方法；

(7)類比(Analog)與混合信號(Mixed-Signal)積體電路設計與測試方法；

(8)功率(Power)與雜訊(Noise)量測方法；

(9)電路分割(Circuit Partitioning/Clustering)技術及模組(Module)置放(Placement)/平面(Floorplanning)規劃技術；

(10)超大型積體電路延遲測試(Delay Testing)、電路雜訊(Noise)及缺陷分析(Delay Defects)與測試以及統計時序分析(Statistical Timing Analysis)；

 (11)其他相關前瞻性技術。 

近三年執行國科會計畫

• 113年

1. 智慧型繞線技術研發(3/3)

2. 異質多核心RISC-V編譯器最佳化與正規驗證研究-總計畫暨子計畫一:支援RISC-V異質多核心系統的編譯器最佳化(3/3)

3. MLIR暨開放原始碼AI編譯器最佳化-總計畫暨子計畫一：支援LLM模型的AI編譯器最佳化技術1/3

4. 混合行高之積體電路設計的先進混合佈局流程及工具研發(3/3)

5. 針對異質整合且具有高安全性晶片之設計技術研發-子計畫一：適用於晶片及矽智財保護之已建置邏輯導向的安全鎖設計(3/3)

6. 基於零信任原則實踐超安全之設備和數據管理系統(2/2)

7. 基於系統與電路互動之非揮發性近記憶體內運算技術之開發與探索 (2/3)

8. 應用於800G共同封裝光元件之8x112Gb/s四階脈衝調變電氣小晶片及矽光子晶片整合開發(3/4)

9. 基於小晶片異質整合之影像生成式人工智慧高效能運算系統(1/2)

10. 適用於應用多樣性卷積神經網路加速之分塊張量處理器(3/3)

11. 針對異質整合且具有高安全性晶片之設計技術研發-總計畫暨子計畫四：支持多裸晶間防偽認證的容錯型連接線系統(3/3)

12. 安全可靠的多裸晶異質整合晶片之設計與測試方法(1/5)

13. 使用大型語言模型優化高階合成硬體微結構

14. ｢臺美先進半導體晶片設計與製作合作研究計畫｣之推動及管理計畫(2/4)

15. 基於仿神經運算之下世代人工智慧晶片關鍵技術——以微型無人機平台展示(3/4)

16. 以果蠅嗅覺模型為基礎的突波神經網路學習推論晶片 (3/3)

17. 智慧感測晶片前瞻技術—應用於手態辨識系統(1/2

18. 應用於智慧視覺系統之感測器內運算與讀取積體電路技術開發3/3

19. 適用於多通道隨機調變脈衝光達之解調與控制電路設計 (3/3)

• 112年

1. 智慧型繞線技術研發(2/3)

2. 用於提高系統可靠度之以共生系統模型為基礎的神經網路運算框架(2/2)

3. 異質多核心RISC-V編譯器最佳化與正規驗證研究-總計畫暨子計畫一:支援RISC-V異質多核心系統的編譯器最佳化(2/3)

4. MLIR編譯器架構支援於嵌入式系統研究-總計畫暨子計畫一: MLIR架構支援及編譯器最佳化(3/3)

5. 異質多核心RISC-V編譯器最佳化與正規驗證研究-總計畫暨子計畫一:支援RISC-V異質多核心系統的編譯器最佳化(3/3)

6. 基於系統與電路互動之非揮發性近記憶體內運算技術之開發與探索 (1/3)

7. 混合行高之積體電路設計的先進混合佈局流程及工具研發(2/3)

8. 應用於800G共同封裝光元件之8x112Gb/s四階脈衝調變電氣小晶片及矽光子晶片整合開發(2/4)

9. 針對異質整合且具有高安全性晶片之設計技術研發-子計畫一：適用於晶片及矽智財保護之已建置邏輯導向的安全鎖設計(2/3)

10. 適用於應用多樣性卷積神經網路加速之分塊張量處理器(2/3)

11. 強化晶片安全性之線上量測技術研發(3/3)

12. 產學合作計畫--使用新型投票電路與錯誤監控器之可重新配置且容錯之多核心晶片架構設計

13. 針對異質整合且具有高安全性晶片之設計技術研發-總計畫暨子計畫四：支持多裸晶間防偽認證的容錯型連接線系統2/3

14. 基於可信執行環境之可全面驗證分散式電子投票系統(2/2)

15. 基於零信任原則實踐超安全之設備和數據管理系統 (1/2)

16. ｢臺美先進半導體晶片設計與製作合作研究計畫｣之推動及管理計畫(2/4)

17. 以果蠅嗅覺模型為基礎的突波神經網路學習推論晶片 (2/3)

18. ｢臺美先進半導體晶片設計與製作合作研究計畫｣之推動及管理計畫(1/4)

19. 基於仿神經運算之下世代人工智慧晶片關鍵技術——以微型無人機平台展示(2/4)

20. 應用於智慧視覺系統之感測器內運算與讀取積體電路技術開發(2/3)

21. 適用於多通道隨機調變脈衝光達之解調與控制電路設計 (2/3)

• 111年

1. 智慧型繞線技術研發(1/3)

2. 補助學者提昇國際影響力-IEEE CEDA之領導與ACM及IEEE期刊編輯於台灣電子設計自動化領域國際影響力之提升(3/3)

3. OpenFluidics：開源微流體晶片設計生態系統-總計畫暨子計畫一：開源微流體晶片設計自動化系統開發3/3

4. 異質多核心RISC-V編譯器最佳化與正規驗證研究-總計畫暨子計畫一:支援RISC-V異質多核心系統的編譯器最佳化(1/3)

5. MLIR編譯器架構支援於嵌入式系統研究-總計畫暨子計畫一: MLIR架構支援及編譯器最佳化(2/3)

6. 深度學習技術於智慧型機器人系統之有效訓練演算法與最佳化技術(4/4)

7. 邊緣裝置上聯邦學習的優化技術3/3

8. 混合行高之積體電路設計的先進混合佈局流程及工具研發(1/3)

9. 針對異質整合且具有高安全性晶片之設計技術研發-子計畫一：適用於晶片及矽智財保護之已建置邏輯導向的安全鎖設計(1/3)

10. 基於可信執行環境之可全面驗證分散式電子投票系統(1/2)

11. 用於提高系統可靠度之以共生系統模型為基礎的神經網路運算框架(1/2)

12. 科研創業計畫(萌芽案)--辨識時期位元寬度可調「彈性AI」晶片及系統

13. 智慧安全記憶體電路之探索3/3

14. 應用於次世代400GbE乙太網路之4x100Gb/s PAM4光/電傳收機系統晶片(5/5)

15. 應用於800G共同封裝光元件之8x112Gb/s四階脈衝調變電氣小晶片及矽光子晶片整合開發(1/4)

16. 適用於應用多樣性卷積神經網路加速之分塊張量處理器

17. 針對異質整合且具有高安全性晶片之設計技術研發-總計畫暨子計畫四：支持多裸晶間防偽認證的容錯型連接線系統

18. 強化晶片安全性之線上量測技術研發(2/3)

19. 以果蠅嗅覺模型為基礎的突波神經網路學習推論晶片(1/3)

20. 基於仿神經運算之下世代人工智慧晶片關鍵技術——以微型無人機平台展示(1/4)

21. 應用於智慧視覺系統之感測器內運算與讀取積體電路技術開發(1/3)

22. 適用於多通道隨機調變脈衝光達之解調與控制電路設計(1/3)