research

새로운 연산 기반의 Sparse MobileNetV1을 가속하는 하드웨어

새로운 Chained Depthwise Separable Convolution 연산으로 메모리 접근을 줄이고 Workload Imbalance 문제를 해결

새로운 Computation-Aware Pruning 기법으로 연산량 축소

Verilog 기반 RTL-Level 디자인 및 Block Design을 통한 Xilinx FPGA 구현 및 데모 

• Linux OS on Processing System

• Convolution Processor on Programmable Logic

An Energy-Efficient Sparse MobileNetV1 FPGA Accelerator with Chained Depthwise Separable Convolution and Computation-Aware Pruning | IEEE Journals & Magazine | IEEE Xplore 

인코더-디코더 (encoder-decoder) 구조의 AI 모델을 가속하는 하드웨어

Style Transfer AI 모델 구조 최적화 그리고 양자화 그리고 데이터압축 기법 적용

메모리 접근을 줄이는 파이프라인(Pipieline) 데이터흐름(Dataflow)

Verilog를 이용한 RTL-Level 디자인을 FPGA에 구현 및 데모 

• 카메라, 디스플레이, 메모리 등 주변장치 제어

• Hard processor 시스템과 FPGA Co-Design

A CNN Inference Accelerator on FPGA With Compression and Layer-Chaining Techniques for Style Transfer Applications | IEEE Journals & Magazine | IEEE Xplore 

Multi-scale 특징추출(Feature Extraction) 구조의 AI 모델을 가속하는 하드웨어

• Mobile 환경에 최적화된 AI 모델 구조 적용

Object detection 후처리(post-process) 알고리즘 최적화 그리고 양자화 기법 적용

제어신호를 생성 병목현상을 줄이기 위해 제어신호 생성 및 스케쥴링을 담당하는 전용 하드웨어 개발

Verilog를 이용한 RTL-Level 디자인을 FPGA에 구현 및 데모 

• 카메라, 디스플레이, 메모리 등 주변장치 제어

Real-Time SSDLite Object Detection on FPGA | IEEE Journals & Magazine | IEEE Xplore 

입력데이터를 받아 출력데이터까지 생성하는 End-to-End AI 모델 최적화

연산량 및 메모리 요구량이 적은 경량 구조를 활용한 AI 모델 최적화

양자화(Quantization) 그리고 가지치기(Pruning) 기법을 활용한 AI 모델 최적화

• 기존 정확도를 유지하는 동시에 필요한 연산량과 메모리 감소

전처리(pre-proc) 및 후처리(post-process) 알고리즘 최적화

Software Optimization Techniques for CNN‐Based Object Detection Systems in Zynq FPGA - Hong - 2025 - Electronics Letters - Wiley Online Library