intelligent systems, circuits lab. (iesc lab) intensively researches artificial intelligence (AI) accelerating systems and associated circuits, and proposes optimization techniques to improve power, performance, and area (PPA). The proposed systems and circuits are implemented on Field-Programmable Logic Array (FPGA) or Application-Specific Integrated Circuit (ASIC) to demonstrate their superiority.
๐ญ ์ฐ๊ตฌ์ค ์ต๊ทผ ์์
[2026.09.01.] ํ๋ถ์ฐ๊ตฌ์ 2๋ช ์ด ์ฐ๊ตฌ์ค์ ํฉ๋ฅํ์ต๋๋ค.
[2026.08.13.] ํ์์ค์ ๋ ผ๋ฌธ "An Energy-Efficient Sparse MobileNetV1 FPGA Accelerator with Chained Depthwise Separable Convolution and Computation-Aware Pruning"์ด TCAS-II (SCIE Q2)์ Accept ๋์์ต๋๋ค.
[2026.07.09.] RISE ์ฐํ๊ณต๋๊ธฐ์ ๊ฐ๋ฐ ๊ณผ์ ์ ์ ์ ๋์์ต๋๋ค. (๊ฒ์ถ ํ์ฅ ํ์ฅ์ ์ํ ์ค๋ฆฌ์ฝ ์ ์ธ์ ์ด๋ฏธ์ง ์ผ์์ ๊ณ ๊ฐ๋ํ ๋ฐ AI ๊ธฐ๋ฐ ์ ๋ ธ์ด์ฆ ๊ตฌ๋ ํ๋ก ๊ฐ๋ฐ)
๐ซ ์ถฉ๋ถ๋ํ๊ต ๋ฐ๋์ฒด๊ณตํ๋ถ iesc lab
E9-673-1, ์ถฉ์ฒญ๋ถ๋ ์ฒญ์ฃผ์ ์์๊ตฌ ์ถฉ๋๋ก 1
(ํ์ฐ์ฐ๊ณต๋๊ธฐ์ ์ฐ๊ตฌ์ 6์ธต)
์ฑ ์์ฐ๊ตฌ์: ๊น์์ฐฝ ๊ต์
๐ ์ฐ๊ตฌ๋ถ์ผ
AI ์์ฉ์ ์ํด ์ต์ ํ๋ Deep Neural Network ๋ชจ๋ธ ๊ฐ๋ฐ ๊ทธ๋ฆฌ๊ณ
์์ํ(Quantization) ๊ทธ๋ฆฌ๊ณ ๊ฐ์ง์น๊ธฐ(Pruning) ๊ธฐ๋ฒ
ํจ์จ์ ์ธ AI ์์ฉ ๊ฐ์์ ์ํ์ฌ ์์คํ ๋ฐ ํ๋ก ์์ค ์ต์ ํ ์ฐ๊ตฌ ๊ทธ๋ฆฌ๊ณ ๋์งํธํ๋ก๋ฅผ ์ค๊ณํ์ฌ FPGA ๋ฐ ASIC๋ก ๊ตฌํ
๐ ์ฐ๊ด๊ธฐ์
PyTorch๋ฅผ ์ด์ฉํ Deep Neural Network ๋ฐ Large Language Model ๋ฑ AI Algorithm Design
Verilog HDL ๋ฐ IP๋ฅผ ํ์ฉํ Digital Hardware Design
Synopsys EDA tool์ ์ด์ฉํ Chip Implementation ๊ทธ๋ฆฌ๊ณ Vivado๋ฅผ ํ์ฉํ Xilinx FPGA Implementation
๐ฅ๏ธ ์ฐ๊ตฌํ๊ฒฝ
๊ฐ์ธ ์ฑ ์ ๋ฐ ์์ ๋ฑ
๋ฐ์คํฌํ, ๋์ผ๋ชจ๋ํฐ, ํค๋ณด๋, ๋ง์ฐ์ค ๋ฑย
์๋ฎฌ๋ ์ด์ ์๋ฒ, EDA์๋ฒ, GPU์๋ฒ ๋ฑย
์ ์ฑ๋ฅ, ๊ณ ์ฑ๋ฅ FPGA ๋ฑ