Résumé :  Aujourd’hui l’autonomie des dispositifs déployés dans l’extrême edge, comme par exemple les Air Tags, est limitée à une paire d’années. Remarquablement, chacun de nous relaye la position de ces balises n’importe où dans le monde via le Bluetooth de son téléphone permettant la formation d’un réseau de portée illimitée. Les routeurs Wi-Fi de dernière génération sont également capables d’interagir en mode BLE.  Qu’est-ce qui empêche donc le déploiement à large échelle de réseaux de capteurs intelligents ?

Cette présentation discute des derniers développements réalisés au CSEM et dans le cadre de Swisschips en se focalisant sur le matériel afin d’éliminer le dernier fil, celui du chargeur, en revisitant la récupération, le stockage et la distribution d’énergie, l’acquisition des données capteurs, leur traitement hiérarchisé à l’aide d’inférences s’appuyant sur l’apprentissage machine et la transmission de données structurées.  

Résumé : Cette présentation dévoilera une approche novatrice pour la conception d’un Human Area Network ultra-économe en énergie. La présentation se concentrera sur deux avancées majeures que sont les communications capacitives couplées au corps humain et un protocole MAC synchronisé sur la fréquence cardiaque. La présentation détaillera aussi bien les aspects systèmes que la conception d’un transmetteur CMOS ultra-faible consommation. Les perspectives montreront les directions de recherche qui seront développées par les partenaires du projet ANR HUMAN (Heartbeat-synchronized Ultra-low-power huMan Area Network). 

Résumé : Coarse Grained Reconfigurable Array (CGRA) architectures have been well-suited for embedded workloads dominated by loop-centric computations, making them an attractive platform for a wide range of compute-bound applications. Among these, Tiny Machine Learning (TinyML) has recently emerged as a critical domain, characterized by lightweight machine learning models deployed on resource constrained edge devices. However, tinyML workloads exhibit significant diversity in loop structures, with some loops featuring heavy conditionals and others being purely computational. Traditional CGRA mapping techniques struggle to handle this diversity, limiting parallelism extraction and efficient utilization of resources for energy-efficient execution. This paper introduces a novel technique called \textbf{SLICE}, which aims at enhancing PE utilization by leveraging both Instruction-Level Parallelism (ILP) and Data-Level Parallelism (DLP) from the innermost loops of these diverse workloads. The proposed approach partitions the CGRA into clusters and maps loop chunks to these segmented clusters for execution. Additionally, a lightweight hardware mechanism is proposed to enable efficient cluster-based execution. This facilitates energy efficient deployment of TinyML models for near-sensor devices. Experimental results demonstrate that SLICE achieves an average speedup of 28.21× for loops without conditionals (split factor of 4) and 6.72× for loops with conditionals (split factor of 8) on a 4×4 CGRA compared to the baseline ESP32 which employs Xtensa LX7 dual-core microprocessor. Moreover, SLICE significantly enhances PE utilization. The energy gain is 39.94$\times$ for loops without conditionals and 8.79$\times$ for loops with conditionals compared to the baseline. 

Résumé : Après de nombreuses années de développement, les memristors (ou RRAM) sont désormais une technologie commerciale. Leur potentiel reste toutefois largement sous-exploité, en particulier pour permettre une intelligence artificielle de confiance, économe en énergie, au plus près des capteurs.

Dans cet exposé, je présenterai plusieurs réalisations hybrides CMOS/memristors, basées sur une technologie développée au LETI, illustrant des usages très différents d’un même composant : mémoire numérique robuste pour réseaux de neurones binarisés, mémoire analogique pour l’in-memory computing, synapse bayésienne et synapse ajustable pour l’apprentissage.

Ces exemples montrent comment un unique dispositif physique peut révéler des comportements et des rôles radicalement différents selon la manière dont il est exploité au niveau circuit et système. 

Résumé : Concevoir des fonctions physiques non-clonables à partir de technologies émergentes est un vrai défi car il est difficile d'obtenir des dispositifs à la fois en nombre suffisant mais aussi pour chaque nouvelle architecture proposée. Pour concevoir de nouveaux circuits, il faut donc passer majoritairement par la simulation et fabriquer uniquement les architectures les plus pertinentes. Dans cette présentation, nous aborderons comment évaluer des circuits à base de transistors ferroélectriques pour la conception de fonctions physiques non-clonable dès la simulation. Les bénéfices et limites de cette évaluation seront abordés et un cas d'étude sera présenté avec des architectures possibles avec les transistors ferroélectriques. 

Résumé : Sur les ordinateurs classiques, les performances des modèles d'IA sont limitées par le transfert de données entre la mémoire et le processeur. Les architectures « compute-in-memory » offrent un nouveau paradigme : les multiplications vecteur-matrice peuvent être effectuées par une chute de tension à travers une matrice de résistances programmables, les « poids synaptiques ». Les matériaux ferroélectriques sont d'excellents candidats pour leur réalisation : dans une géométrie à deux ou trois bornes et en combinaison avec un oxyde semi-conducteur, la conductance est programmée en contrôlant la configuration des domaines ferroélectriques.

La maille cristalline de HfZrO4 est de structure fluorite, ce qui permet la stabilisation de la ferroélectricité en dessous de 3 nm, facilitant la mise à l'échelle des poids synaptiques. Les mécanismes régissant la commutation résistive dans les bicouches WOx / HZO-SL (5 nm) sont présentés. L'effet de la durée et de l'amplitude de l'impulsion de programmation sur la commutation de polarisation est étudié, à des échelles de temps allant de quelques millisecondes à quelques nanosecondes. Des dispositifs de différentes tailles et formes sont mesurés jusqu'à une dimension de 500 nm. Pour un dispositif de 1 micromètre carré, un rapport marche/arrêt aussi élevé que 4 est obtenu pour des impulsions de 20 ns, soit une amélioration quadruple par rapport aux dispositifs de 40 um.

La température de cristallisation relativement basse des super-réseaux polycristallins d'oxyde d'hafnium/oxyde de zirconium (HZO-SL) est compatible avec le Back-End-Of-Line (BEOL) des transistors CMOS. Ces résultats démontrent non seulement la fonctionnalisation du BEOL avec des poids synaptiques, mais ouvrent également la voie à l'intégration de transistors à effet de champ ferroélectriques avec des oxydes semi-conducteurs.

Résumé : This keynote explores how neuromorphic engineering can achieve greater computational efficiency by revisiting the fundamental nature of neural activity, information coding and hardware organization. I will first compare binary and graded spikes, highlighting how the choice of spike representation shapes both the expressivity and the energy profile of event-based neural models. Building on this, I will discuss the central role of sparsity in neural activity as a key lever for reducing computation and thus energy consumption. I will then present SPLEAT, the hardware architecture developed in the eBRAIN research group of LEAT lab. The SPLEAT technology is designed to support sparse and event-based neural models at scale and illustrates how Hw/Sw co-design enables efficient implementation of biologically inspired neural models for Edge AI applications.

Résumé : Un modèle analogique intégré de neurone à impulsions (spiking neuron, SN) de type LIF (Leaky Integrate-and-Fire) est proposé, dont les poids synaptiques sont mémorisés sous forme de charge électrique sur un condensateur (synapse capacitive) et adaptés continûment et localement par un mécanisme STDP (Synaptic Time Dependant Plasticity). La contribution des poids synaptiques donnée aux impulsions d’entrée dans le déclenchement de l’impulsion de sortie se fait par un simple transistor en régime de faible inversion, qui en impose une relation exponentielle. Celle-ci permet une grande dynamique de poids synaptique et effectue une adaptation STDP multiplicative. L’inévitable fuite synaptique a été évaluée et simulée dans un nœud technologique de 22 nm, et un mécanisme de rafraîchissement analogique par un quantifieur (conversion AN-NA) est proposé pour y remédier en dehors de l’adaptation continue. Une densité d’intégration de l’ordre de la dizaine de milliers de synapses (incluant leur circuit STDP) par mm2 a été estimée en 22 nm, et un dessin de masques (layout) dans un nœud 180 nm a démontré une densité légèrement inférieure au kSynapse/mm2. L’implémentation sur circuit intégré analogique à très basse consommation d’un réseau (SNN) multicouches récursives à apprentissage non supervisé est envisagée avec ce modèle pour de l’extraction de caractéristiques de signaux temporels placé près de leur capteur (edge-computing).

Résumé : Les neurones à impulsions sont les cellules élémentaires fondamentales des circuits neuromorphiques. La propriété d'excitabilité de ces neurones décrit leur capacité à produire un potentiel d'action (ou impulsion) en temps réel en réponse à un courant d'excitation synaptique. On retrouve dans la littérature une large gamme d’architectures de neurones analogiques de complexité variable et présentant des comportements excitables plus ou moins bio-physiquement plausibles. Nous commençons par étudier le mécanisme d’impulsion d’un neurone CMOS à ultra-basse consommation énergétique. Celui-ci se veut représentatif de la famille des neurones implémentés avec des transistors MOS fonctionnant sous seuil. À partir de simulations SPICE conventionnelles, nous établissons un critère d’excitation, quantifié soit en termes de charge critique fournie, soit comme un seuil que le potentiel de membrane doit dépasser. Seul ce dernier semble être intrinsèque au neurone, c'est-à-dire indépendant du stimulus d'entrée. Les travaux futurs devront apporter des éclaircissements sur les liens entre dynamique non linéaire du neurone, excitabilité et bruit intrinsèque. La seconde partie de la présentation décrit des neurones à impulsions implémentés à l’aide de memristors micro-fabriqués en chambre propre avec de l’oxyde de vanadium (VO2). La configuration always-spiking (« oscillateur à relaxation ») a été abondamment étudiée dans la littérature des capteurs neuromorphiques. Le régime de stochastic bursting (« éclatement stochastique ») a été observé expérimentalement mais demeure insuffisamment compris et modélisé à ce stade. Motivé par de renommées expériences en neurosciences, ce comportement excitable se veut prometteur en matière de fiabilité pour des applications de détection et de calcul neuromorphique basé sur les évènements plutôt que sur l’amplitude des signaux.

Résumé : À mesure que la miniaturisation atteint ses limites et que les densités de puissance augmentent avec les nouvelles générations de semi-conducteurs, les effets et interactions thermiques, mécaniques et électromagnétiques deviennent indissociables de la conception microélectronique. Repenser l’implémentation physique dans une perspective véritablement multiphysique est la seule voie pour des composants robustes, efficients et durables. Cette nouvelle approche, fondée sur la simulation, redéfinit les frontières entre conception et optimisation.

Cette présentation mettra en lumière la façon dont notre vie moderne redéfinit le monde de l’EDA. 

Résumé : Le bruit électronique (les fluctuations de courant/tension) aux bornes d’une résistance est bien connu depuis presque un siècle. Curieusement, pour un objet non-linéaire, i.e. tout sauf une résistance, il semble beaucoup plus difficile d’avoir une formulation générale. Je discuterai des exemples fondés sur un capteur magnétorésistif et un transistor à effet de champ.

Résumé : Alors que les technologies CMOS continuent de suivre la loi de Moore en termes de densité logique, on tend souvent à négliger le fait que bien plus de 50 % de la surface silicium des circuits intégrés, occupée par la SRAM embarquée, ne se met pratiquement plus à l’échelle. Ni en densité, ni en performances (temps d’accès / fréquence), ni en consommation (énergie par accès). Dans ma présentation, je reviendrai brièvement sur ce constat, puis sur les pistes actuelles et futures pour répondre au besoin croissant en capacité mémoire et en vitesse.

Résumé : On évoque déjà la prochaine étape de l’intégration tridimensionnelle des circuits : le CMOS 2.0. Cette approche repose sur l’empilement de plusieurs couches de composants actifs, très densément interconnectées et successivement déployées, chacune étant fortement spécialisée pour une fonction donnée : logique combinatoire, interconnexions actives longue distance, bascules (flip-flops), mémoires SRAM (ou alternatives), etc. Dans cette présentation, nous chercherons à anticiper les implications d’une telle vision technologique, tant en termes de bénéfices attendus que d’impact sur l’architecture des systèmes et sur les outils de conception des circuits intégrés.

Résumé : La chaîne de CAO pour la VLSI libre Coriolis, successeur d'Alliance, vise à démocratiser la conception des puces (ASICs) et permettre à nouveau à la recherche académique de travailler de façon collaborative. Derrière ces logiciels se cachent des enjeux industriels et sociétaux importants.

Résumé : Safety features--such as error detection and correction--are essential components of many computing systems, particularly in safety-critical domains like automotive, aeronautics, and space applications. This work presents an analysis of integrating error-correcting codes (ECC) into the OpenHW HPDcache, our open-source, high-throughput L1 data cache. The HPDcache has been successfully integrated with various RISC-V cores, including the application-class OpenHW CVA6 core. Our analysis evaluates the costs--in terms of performance, power, and area--of introducing these safety features. The methodology for designing, implementing, and evaluating the modified microarchitecture relies on open-source simulation and EDA tools. First, we developed a cycle-accurate, high-level gem5 model of the HPDcache. The gem5 simulation framework enabled us to characterize different benchmarks while running on full-systems--cores, memory, interconnect and peripherals-- where the HPDcache is integrated with various processing cores, including both in-order and out-of-order RISC-V cores. Second, based on these results, we designed and implemented the necessary microarchitectural modifications in the HPDcache’s RTL SystemVerilog model. Finally, we optimized the microarchitecture using PPA (performance, power, and area) results obtained from open-source tools such as Yosys, OpenROAD, and OpenSTA. 

Résumé : TBD

Résumé : En s’appuyant sur des oscillateurs radiofréquences pour reproduire la dynamique des neurones et sur des nanosynapses spintroniques, le projet vise à créer un réseau de neurones matériel inspiré du cerveau, capable de calculer et d’apprendre. Lors de la conférence, seront présentés : le concept, la réalisation d’un prototype de laboratoire co-intégrant pour la première fois des neurones RF en CMOS et des synapses RF spintroniques. Enfin, un focus sera fait sur les applications ciblées, notamment la biomédecine et la classification de signatures radiofréquences.

Résumé : La conception de réseaux de neurones profonds pour des applications de traitement d’images denses sur des SoC hétérogènes embarqués implique de faire face à de nombreux enjeux, tels que les contraintes d’énergie et de latence. Pour mieux les appréhender, nous proposons un nouveau flot de recherche automatisée d’architectures neuronales (Hardware-aware Neural Architecture Search, HW-NAS), capable d’explorer des espaces de recherche complexes tout en tirant parti de l’expertise du constructeur. En visant les SoC Jetson Orin de Nvidia, ce flot HW-NAS se base sur (1) une stratégie d’évaluation généraliste pour réduire le temps d’exploration et (2) sur une amélioration du flot de déploiement existant TensorRT avec seulement quelques modifications. Sur l’espace de recherche FasterSeg, notre flot parvient à repousser le front de Pareto initial des compromis de performances pour plusieurs modes de puissance en 33% moins de temps que le flot initial avec 8 GPU A100. Comparé aux placements matériels proposés par défaut par le constructeur, notre nouvelle stratégie de placement permet d’obtenir des solutions implémentables 2X plus économes en énergie ou 80% plus rapides à performances de précision égales, ou alors avec une meilleure précision avec 30% moins de puissance moyenne. 

Résumé : In this talk, we introduce a parametric systolic array accelerator integrated into ADAM (ADAptive Microcontroller), an open-source RISC-V platform for exploring energy-aware architectural and software mechanisms for edge AI systems (https://github.com/ADAC-LIRMM/adam). We will describe the accelerator’s design space, its integration into ADAM, and preliminary performance results demonstrating its benefits for embedded inference workloads.

Résumé : Alors que les principes de calculs analogiques font leur retour dans le design de processeurs dédiés pour l'IA (ou accélérateurs), des problèmes inhérents à la fiabilité des circuits analogiques reviennent avec eux. Ces problématiques, liées par exemple à la sensibilité aux différentes variations (procédé de fabrication, température) ou au bruit, limitent les performances des accélérateurs IA en signaux mixtes ou analogiques. Lors de cette présentation, nous regarderons quelques problématiques spécifiques de fiabilité pour les accélérateurs IA, et proposeront des solutions d'auto-calibration intégrées pour y faire face, dans le but d'augmenter la précision de calcul de ces systèmes. 

Résumé : Storage systems play a crucial role in modern computing, yet research at the interface of the storage software stack and hardware is hindered by the proprietary and costly nature of existing NVMe development tools. We introduce an open-source Linux-based NVMe firmware designed to run across a wide range of hardware platforms, empowering researchers and developers to explore and innovate in areas traditionally locked behind closed ecosystems. Our solution facilitates experimentation in computational storage, security research, and the implementation of emerging NVMe standards such as key-value storage. In this talk, we will present the firmware architecture, present supported hardware platforms, and showcase real-world applications in genomics, AI, and security. We will also outline ongoing work and future research directions made possible by this open and extensible framework 

Résumé : Des recherches récentes démontrent la faisabilité des attaques par rayons X. Contrairement aux méthodes traditionnelles d'injection de fautes, les rayons X permettent un ciblage spatial précis grâce à leur courte longueur d'onde et à leur pouvoir de pénétration élevé. Cela permet aux attaquants de cibler sélectivement des régions spécifiques d'un dispositif, qu'il s'agisse de transistors individuels ou de blocs plus importants. Cela nécessite une nouvelle perspective sur les techniques de renforcement, obligeant les concepteurs à prendre en compte l'impact de l'irradiation aux rayons X à la fois sur l'injection de fautes et sur la consommation d'énergie.

Dans cet exposé, nous présenterons comment les rayons X peuvent être utilisés pour modifier le comportement du système et conduire à l'amélioration des fuites de canaux latéraux ou à l'altération des primitives cryptographiques mises en œuvre sur des dispositifs programmables.

Résumé : Les processeurs, en particulier les CPU applicatifs, doivent être protégés contre les fautes qu’elles soient accidentelles ou intentionnelles comme les attaques rowhammer ou les injections de fautes par laser. Sur la base d’un chiffrement authentifié de la mémoire, nous montrerons comment mettre en place une hiérarchie de cache masquée associée à des tags d’intégrité . Ces tags ont la particularité d’être homomorphes aux opérations logiques et arithmétiques. Ils dépendent également d’une clé secrète qui modifiée fréquemment permet de rendre le calcul sûr et polymorphe. 

Résumé : Trusted Execution Environments (TEEs) provide strong memory isolation but remain vulnerable to cache-based side-channel attacks exploiting shared microarchitectural resources. Existing defenses rely on static partitioning, which limits cache utilization, or randomization, which offers probabilistic protection rather than deterministic isolation. We propose a solution which is a dynamic, fine-grained and hardware-enforced cache isolation mechanism that activates during enclave execution and reverts automatically afterward, preserving cache utilization. 

Résumé : The automatic synthesis of hardware from imperative programs -- High-Level Synthesis (HLS) -- has seen a significant rise in adoption in both industry and academia. To deliver high-quality hardware designs for increasingly general purpose programs, HLS compilers have to become more aggressive. For the most irregular programs, HLS tools generating dataflow circuits show promising performance by leveraging, adapting and specializing key ideas from processor architectures, like out-of-order execution and speculation. However, the complexity of these transformations makes them difficult to reason about, increasing the risk of subtle bugs and potentially delaying their adoption in a conservative industry where bugs can be extremely costly.

We will present Graphiti, our  framework embedded in the Lean 4 proof assistant designed to formally reason about and manipulate dataflow circuits at the core of these HLS tools. We develop a metatheory of graph refinement that allows us to verify a general-purpose dataflow circuit rewriting algorithm. Using the framework, we formally verify a loop rewrite that introduces out-of-order execution into a dataflow circuit.

Résumé : Les systèmes sur puce (SoC) complexes intègrent processeurs, blocs IP matériels et logiciels embarqués, ce qui impose des méthodes de validation rigoureuses pour garantir qualité, sécurité et maîtrise de la consommation énergétique. La simulation SoC s’avère indispensable pour déboguer et valider les interactions complexes entre matériel et logiciel. Par ailleurs, l’industrie tend à généraliser la simulation de produits toujours plus complexes tout au long de la chaîne de valeur, impliquant une transition des simulations d’IP ou de sous-systèmes vers des simulations de systèmes de systèmes, prenant en compte leur environnement. Cette présentation examine l’évolution de la modélisation SoC vers les jumeaux numériques avancés, ainsi que les implications sur la nature des modèles à développer et leur mise en œuvre. 

Résumé : QEMU est un émulateur de processeurs, outil open source très réputé, conçu pour la virtualisation de systèmes embarqués et également utilisé dans des environnements de simulation. Il met en œuvre une "traduction binaire dynamique" (DBT) d'un code binaire associé à un jeu d’instructions donné en code binaire pour un autre jeu d’instructions, ceci en exploitant la notion de "translation block" pour optimiser la traduction. L’intégralité du processus de traduction est complexe, et non formalisée. Garantir que la traduction est correcte (c’est à dire que l'exécution du code produit respecte la sémantique du code d’origine) est donc une tâche ardue. Les utilisateurs de QEMU pourraient bénéficier d’une solution permettant d’obtenir et conserver ce niveau de confiance au long de ses évolutions régulières et fréquentes. Les travaux présentés ici visent à fournir un moyen de vérifier dynamiquement cette traduction, pour l'émulation de processeurs RISC-V. La méthode en cours de développement permet de vérifier en exécution que l'état du processeur simulé, selon chacun des pas de traduction par blocs, est fidèle à une exécution satisfaisant la sémantique formelle du jeu d'instructions RISC-V. 

Résumé : 

Résumé : Ultra-low-power processing for in-sensor edge-AI classification typically combines event-driven feature extraction with always-on neural network classifiers operating in the digital, clocked domain. This transition to clocked processing compromises the energy efficiency and speed of event-driven approaches by neglecting the sparsity of input events. To overcome these limitations, we introduce a fully clockless, event-driven convolutional neural network layer that leverages in-memory computing to enable continuous-time processing with near-instantaneous latency. At the same time, the use of binarized weights further simplifies the design and significantly reduces power consumption. 

Résumé : TBD

Résumé : TBD

Résumé : L’apprentissage par renforcement (Reinforcement Learning - RL) est de plus en plus utilisé dans les systèmes embarqués surtout là où il faut prendre des décisions en temps réel avec des ressources limitées. En effet, les systèmes embarqués (robots, drones, véhicules autonomes, capteurs intelligents) doivent souvent fonctionner dans des environnements dynamiques et incertains. Le RL permet d’apprendre une politique de contrôle optimale en interagissant avec l’environnement plutôt qu’en étant programmé à l’avance. Les algorithmes d’apprentissage par renforcement profond (Deep Reinforcement Learning - DRL) utilisent des réseaux de neurones artificiels pour associer des actions optimales aux observations. Ces réseaux de neurones artificiels sont vulnérables à des perturbations spécifiques de leurs entrées ou de leurs caractéristiques. Ces perturbations sont difficiles à détecter et conduisent à un fonctionnement dégradé ou dangereux. Les travaux existants montrent que des attaquants ayant une connaissance limitée de la victime DRL à sorties discrètes sont capables d’imposer une politique antagoniste ou un état cible, en utilisant, dans l’espace des observations, des perturbations limitées en magnitude et en fréquence. La question fondamentale consiste à déterminer dans quelle mesure les sorties continues des algorithmes d’apprentissage par renforcement profond peuvent être exploitées par un attaquant, et à évaluer si certaines architectures de DRL ou méthodes d’entraînement robustes présentent une résilience significativement supérieure face aux attaques adversariales. 

Résumé : HW/SW performance evaluation relies heavily on cycle-accurate simulators, which quickly become a bottleneck for rapid iteration on complex applications and large design spaces. As a workaround, teams often build manual abstract performance models, which are costly and expertise-intensive. In this talk, we present an ML-based approach that learns performance models from low-level simulations and couples them with fast functional simulators, enabling accurate, high-speed performance estimation without manual modeling. 

Résumé : At the LHC experiments, record data volumes are produced by proton collisions that must be processed in real time — a challenge made possible by fast electronic systems. These systems must make remarkably wise decisions: the data they don’t record are lost forever. In fact, more than 99.9% of the 40 million collisions per second are rejected, most of them within just a few microseconds. Yet it was within these carefully selected data that we discovered the Higgs boson — a breakthrough that led to the 2013 Nobel Prize — and where we now hope to uncover clues to the deepest mysteries of the universe, such as the elusive dark matter. In this talk, I will explain why and how we get from bits to particles. 

Résumé : Avec l’augmentation constante du volume et de la complexité des données produites au LHC, le trigger haut-niveau d’ATLAS doit intégrer de nouvelles formes d’accélération pour maintenir des performances temporelles et énergétiques compatibles avec les défis à venir. Les FPGA constituent une solution prometteuse grâce à leur faible latence, leur efficacité énergétique et leur adaptabilité aux algorithmes de reconstruction en ligne. Dans cette présentation, j’illustrerai les premiers efforts d’intégration d’accélérateurs FPGA dans le framework logiciel Athena, ainsi que leurs premières applications au sein du trigger. Je présenterai ensuite les perspectives ouvertes par ces travaux, notamment vers des architectures plus unifiées visant à simplifier et généraliser l’usage d’accélérateurs dans l’écosystème logiciel d’ATLAS. 

Résumé : Les logiciels avioniques sont soumis à des contraintes critiques en matière de temps réel, de déterminisme et de sécurité. Les concepteurs de logiciels sont confrontés à plusieurs défis, notamment l’estimation du temps d’exécution au pire cas (WCET) des applications, qui détermine le temps d’exécution du système. Une estimation pessimiste du WCET peut entraîner de faibles performances d’exécution du système, tandis qu’une estimation trop optimiste peut entraîner des dépassements de délais, brisant ainsi l’une des contraintes fondamentales des systèmes temps réel critiques (RTS).

Les systèmes partitionnés constituent une catégorie particulière de systèmes temps réel, utilisés par la communauté avionique pour déployer des logiciels avioniques. La norme ARINC-653 est une norme avionique courante qui utilise le concept de partitions. Cette norme définit des architectures partitionnées où une partition ne doit jamais interférer directement avec une autre. L’évaluation du WCET des RTS à usage général peut être réalisée grâce à l’utilisation de l’un des nombreux référentiels ou cadres d’estimation du WCET publiés. À l'inverse, les RTS partitionnés constituent des cas particuliers, pour lesquels les outils de benchmark courants ne peuvent pas capturer toutes les métriques. Dans cette expose, on présente SFPBench, un framework de benchmark générique pour l'évaluation des métriques de performance des RTS partitionnés. L'organisation générale du framework et ses applications sont illustrées, ainsi qu'un cas d'utilisation de SFPBench sur un système d'exploitation (OS) partitionné industriel exécuté sur un processeur standard (COTS).