Résumé : Ensemble, les nouveaux paradigmes de calcul et les technologies émergentes verticales sont idéales pour répondre aux défis de l'intelligence embarquée à forte densité de données, notamment en matière d'efficacité énergétique, de coût, de débit, de latence et de sécurité intégrée. Cette solution idéale consiste à remplacer le mur de mémoire inhérent au fonctionnement von Neumann par l'imbrication fine de fonctionnalités logiques polyvalentes et de mémoire pour un calcul en mémoire dense et reconfigurable. Cette rupture complète de paradigme nécessite de réinventer toutes les approches de caractérisation électrique et thermique, les modèles des bibliothèques de composants et les méthodologies d’extraction de paramètres associées. Ces étapes, qui sont décrites dans cette présentation, sont le point de départ de l’approche DTCO qui conduit à la conception de cubes de calcul 3D naturellement adaptés aux nouveaux paradigmes de calculs basés sur des réseaux de neurones. 

Résumé : La photonique intégrée sur silicium a beaucoup évolué récemment. Des dispositifs plus compacts avec géométries complexes sont développés pour répondre aux performances croissantes requises des systèmes hétérogènes dans les communications par fibre, mais aussi dans de nouveaux domaines d’application tels que l’informatique quantique et neuromorphique. La conception inverse qui utilise l’apprentissage profond s’est avérée être une approche efficace pour générer des géométries non intuitives afin de remplir des fonctions optiques requises tout en maintenant des circuits très compacts. Par contre, ces progrès exacerbent également les difficultés à fabriquer fidèlement ces circuits intégrés. Nous discuterons de travaux récents qui nous permettent de relever ces défis reliés au processus de fabrication et corriger la conception afin de mieux préserver la performance désirée.

Résumé : Le développement rapide de SoCs à faible consommation, haute densité et haute performance a poussé les dispositifs CMOS à leurs limites et a mené au développement de technologies émergentes. La STT-MRAM et la RRAM sont apparues comme des choix prometteurs pour les mémoires embarquées en raison de leur latence de lecture/écriture réduite et de leur grande capacité d'intégration CMOS. Leurs propriétés internes promettent d'énormes avantages dans l'implémentation de : blocs de mémoire (cache et mémoire principale), circuits logiques et arithmétiques, primitives de sécurité de base. Cet exposé présentera un aperçu des technologies émergentes actuelles et montrera leur impressionnante polyvalence (utilisation pour la mémoire, le stockage, le calcul en mémoire, le calcul neuromorphique et les primitives de sécurité) tout en examinant les principaux inconvénients et les efforts industrielles pour parvenir à leur pleine maturité.

Résumé : FD-SOI is an ideal technology for automotive radar. The FD-SOI combines the performance of advanced RF technologies with the energy efficiency of the advanced CMOS technologies, providing an ideal platform for the upcmoing single chip radar generation.

Session N : Réseaux de neurones

Résumé : Actuellement, les environnements connectés amènent naturellement des défis du point de vue de la sécurité. Les systèmes d'information pour environnements connectés sont déployés, configurés et utilisés, manuellement ou automatiquement, par des personnes qui n'ont pas forcément le budget (en temps ou ressources humaines) suffisant pour administrer efficacement la sécurité de ces environnements. Etant donné que les utilisateurs peuvent également enrichir l'environnement avec leurs propres objets, il devient indispensable de prendre en compte leur comportement pour sécuriser l'environnement. Nous présenterons un panorama de solutions de sécurités et de nouvelles méthodes de détection d’intrusion qui prennent en compte l'environnement complet et le comportement des utilisateurs, en se basant sur des modèles issus de l'IA. 

Résumé : The global internet of things market  is rising each year targeting a market forecast of  USD 2465.26 billion by 2029. This forecast implies a huge number of  IoT-connected things ( IoT devices) to be deployed in many fields. Deploying a large number of  IoT devices is significantly more complex and time consuming than anyone initially thought mainly due to the network connectivity and the setup of the associated security certificates. Most of the time the methods to setup such security certificates to the IoT devices are manual.   This presentation will provide how Dynamic NFC TAG can automate  the  provisioning of IoT devices that use LoRaWAN connectivity to insure that at scale devices connect securely to the service provider.

Résumé : Le cyber carrefour de l’université d’Ottawa réunit des chercheuses et chercheurs en cybersécurité et cyberprudence pour créer un standard d’excellence en enseignement expérientiel et en recherche interdisciplinaire. Un des éléments clef de cette initiative est le Cyber Range, construit en partenariat avec IBM. Le co-directeur du Cyber Range, Guy-Vincent Jourdan, va présenter cette initiative et quelques projets de recherche en cybersécurité associés au Cyber Range.

Résumé : The revolution on the use of Artificial Intelligence (AI) and the unprecedented growth of AI as a service puts both the edge and the cloud under great pressure to keep on attaining latency and accuracy constraints while meeting efficienty needs. For many years, exploiting the capabilities at the edge was enough. However, as applications grow more resource-hungry by the day edge-to-cloud cooperation becomes mandatory. In this talk I will discuss the challenges brought by AI as a service and show how a paradigm shift combining the proposal novel edge hardware architectures with software architectures and techniques need to be jointly deployed from the edge to the cloud to tackle the performance and efficiency requirements of next-generation AI workloads.

Résumé : The global energy consumption of Information Technologies (IT), e.g. High-Performance Computing (HPC), is rising at considerable levels.We explore the use of feedback control to considerably reduce the energy consumption by decreasing the speed slightly, with only limited and configurable acceptable performance loss.The tuning of such feedback controllers can be specific to individual nodes : we explore the use of adaptive control techniques to support reusability and portability of controllers.

Résumé : L'analyse de la puissance est une étape importante du développement matériel (HW). Cette analyse de puissance est nécessaire dès le début du codage RTL (Register Transfer Level), lorsque les modifications les plus enrichissantes peuvent être apportées. Lorsque les conceptions deviennent plus grandes, l'analyse de puissance repose sur des traces de simulation plus longues et devient presque impossible, car le processus génère d'énormes fichiers de simulation (> gigaoctets ou téraoctets de données) entrainant ainsi de longs délais d'exécution de l'analyse de puissance (semaines, voire mois). Pour pallier à ce problème, les modèles de puissance peuvent être utilisés permettant ainsi d’accélérer cette étape d’analyse. Cette présentation propose une méthodologie basée sur l'apprentissage machine (ML) pour la modélisation de la puissance des IP matérielles.

Résumé : Computer architects use simulators to explore new possibilities to push for better performance and lower energy consumption avoiding lengthy and expensive manufacturing processes. However, simulators must be calibrated against existing state-of-the-art architectures to lead to relevant results. Unfortunately, most of the technical information required to calibrate a simulator is often non-public. This talk proposes a methodology to discover these hidden parameters and achieve accurate simulations. We focus on the memory system, which is the main performance and energy bottleneck in modern architectures. We propose the design of handcrafted programs that we execute on the target architecture to extract missing technical information. We evaluate our calibration method on the gem5 simulation of ARM architectures showing improved accuracy in running realistic programs.

Résumé : Nous présentons les récents développements pour notre outil de codesign logiciel/matériel SpaceStudio, dont une interopérabilité avec l’outil de synthèse haut niveau Catapult HLS de Siemens.   Cette combinaison des 2 méthodologies permet aux développeurs de déplacer des fonctions de calcul intensif du logiciel vers le matériel de manière automatique tout en étant guidés par un ensemble d’estimateurs logiciels et matériels. Elle permet également une génération automatique pour l’implémentation sur FPGA et éventuellement ASIC. Finalement, nous présentons nos résultats pour l’exploration architecturale d’un algorithme de reconnaissance de la voix.

Résumé : Le besoin de réduire l'énergie consommée par les architectures de calcul conduit les concepteurs de circuit à concevoir des architectures dont le modèle d'exécution bas niveau est de plus en plus complexe et ne sont plus basés sur le classique modèle de Von Neumann. Cet exposé montrera les modèles d'exécution classiques et moins classiques que l'on peut inventer pour l'utilisation de ces nouveaux accélérateurs.

Résumé : Les processeurs configurables (Application-Specific Instruction-set Processors - ASIPs) combinent les avantages des microprocesseurs et microcontrôleurs traditionnels et des processeurs sur mesure. Ils peuvent exécuter un jeu d'instruction réduit ou élaboré, et on peut leur ajouter des instructions spécialisées selon les besoins de l'application. On peut aussi leur ajouter des chemins de données particularisés et des interfaces mémoires supplémentaires, tout en exploitant les principes du parallélisme et du pipeline : le potentiel d'accélération d'applications est très grand. Les ASIPs sont particulièrement bien adaptés aux applications embarquées impliquant un grand débit d'information et nécessitant des opérations arithmétiques qui ne sont pas normalement incluses dans les jeux d'instructions traditionnels, entre autres en cryptographie et en traitement de vidéos. La conception d'ASIPs reste un défi, mais plusieurs outils commerciaux sont disponibles sur le marché. L'implémentation d'un ASIP peut se faire aussi bien dans un réseau pré-diffusé programmable (Field-Programmable Gate Array - FPGA) ou dans une puce sur mesure (Application Specific Integrated Circuit - ASIC) La présentation inclura la description d'un exemple récent d'application aux calculs pour les réseaux de neurones binaires.

Résumé : Parallel computation has appeared as the most promising technique to circumvent the limitations imposed by power consumption in order to continue increasing computation power, making thus manycore architectures a promising computer organization approach. Interconnecting and coordinating such high amount of computation nodes in an efficient manner is a hot research topic, several approaches to Network-on-chip architectures propose solutions for this. SCALP is a 3D multi-FPGA hardware platform permitting to prototype 3D NoC architectures with dynamic topologies. In this talk we will present the SCALP architecture, and we will address some ideas to endow it with self-organizing capabilities. SPCSOM (Sprouting Pruning Cellular Self Organizing Maps) is an unsupervised learning bio-inspired algorithm that has been designed with the SCALP architecture in mind, in order to permit an autonomous self-adaptation of the platform .

Résumé : Les techniques de virtualisation de FPGA ont été classifiées en trois niveaux par analogie avec des équivalents logiciels: Ressources (Architecture vs JVM), Noeud (Scheduling vs Containers) et multi-noeuds (Services Clouds vs Virtualisation de l'application). Les overlays sont des architectures reconfigurables déployées sur FPGA (niveau ressources) qui masquent à l'utilisateur la plateforme sous-jacente (la virtualisent); elles présentent plusieurs caractéristiques intéressantes: maintien en condition opérationnelle, portabilité de code binaire entre plateformes différentes, mais également gain en sécurité. Cet exposé présentera les principales forces et faiblesses de ces architectures.

Résumé : Memristor, or resistive memory, is a new non-volatile memory technology that allows an extremely tight integration of logic and memory. We have recently designed, fabricated, and characterized a prototype memristor-based Bayesian machine [1], a dedicated ASIC that performs Bayesian reasoning, a flavor of machine learning particularly adapted to high-uncertainty situations. Our design archives outstanding energy efficiency, as it eliminates the energy cost of memory access, which is dominant in Artificial Intelligence computations. In this talk, we reveal the "making of" this integrated circuit: the challenges we had overcome to design a full near-memory computing system with an emerging memory technology, and the lessons learned.

Résumé : Les travaux que nous présentons visent à étudier les méthodologies pour rendre possible l’intégration d’un réseau de type CNN au sein d’une architecture embarquée fortement contraintes en respectant la fonctionnalité du réseau, c'est à dire sa capacité à classifier les données d'un  problème ou à réaliser une régression. Le travaux présentés utilisent une modélisation des performances (en temps, énergie et surface)  pour construire une solution.

Résumé : Les comparaisons entre systèmes sont essentielles pour faire progresser les technologies, car elles permettent d'identifier les avantages et les inconvénients de certains designs. L'avancement de l'apprentissage automatique embarqué et des technologies neuromorphiques est aujourd'hui entravé par la fragmentation des plateformes disponibles, qui rend le déploiement et la comparaison des algorithmes particulièrement compliqué. Il est donc difficile de comparer les différentes solutions sur une base équitable. Cette présentation propose une solution logicielle permettant d'unifier le déploiement de réseaux de neurones sur des accélérateurs neuromorphiques, facilitant ainsi leur comparaison.

Résumé : The nature of computing hardware and its intrinsic capability of efficiently carrying out dense matrix vector multiplications is at the heart of contemporary machine learning and AI solutions and is a major factor in crucial requirements to lower the energy cost. Current hardware is based on manycore architectures and is moving to accelerator-rich architectures - but can silicon photonics create a paradigm shift in computing hardware for machine learning and AI?

This talk will first cover an energy efficient optical broadcast approach, which can be used to synchronize processors, maintain cache coherency and update deep neural network coefficients during training. We avoid using thermally sensitive microring resonators that require continuous calibration, instead relying on partial-absorption photodiodes, which allow an even distribution of the broadcasted signal power to all receivers.

In the second part of the talk, we will discuss whether, instead of computing with electronics and communicating with photonics, we can carry out computing functions in the photonics domain as well. Recent advances in silicon photonics have enabled the emergence of photonic neural networks (PNNs), in which the main properties of light enable high parallelization, low latency, high speed, and low power consumption. By encoding information in the amplitude of light and using directional couplers and phase shifters to modify and combine inputs, it is possible to perform multiply and accumulate (MAC) operations that, alongside activation functions, form the basis of neural networks.

And what about eliminating costly data movement overhead? The last part of the talk will focus on phase-change-memory (PCM) enhanced silicon photonics, and our investigation of an in-memory implementation of MACs with optical PCMs (oPCMs) using their non-volatility and capability of multi-level operation. While standard MAC operators with oPCMs are highly susceptible to noise, we employ the stochastic computing paradigm, allowing a direct mapping between MAC operations and oPCMs in photonics. This results in a noise-resilient operator with 7x improvement in error for scalar multiplication compared to the state of the art.

Résumé : En vue d'une quantification analytique de l'impact des variations de fabrication sur la fiabilité, en mode de rétention, des cellules de mémoires statiques (SRAM) fonctionnant sous seuil, nous introduisons une représentation graphique originale, en deux dimensions, des écarts de tensions de seuil entre les transistors. Nous avons établi que les frontières des régions de rétention et non-rétention peuvent être directement obtenues par des simulations SPICE DC déterministes. Nous proposons alors une méthodologie non-Monte Carlo d'estimation rapide et précise du taux de défaillance en stabilité de telles SRAM, avec un coût de calcul extrêmement faible (moins d'une minute pour l'estimation d'une probabilité de l'ordre du ppm, avec une erreur de moins de quelques %, en comparaison à deux semaines de simulations Monte Carlo). Les résultats sont illustrés par le cas d'une cellule SRAM à 6 transistors, à très faible tension d'alimentation, simulée en technologie FD-SOI 28 nm.

Résumé : Le développemment de circuits 'Mixed Signal' demande un investissement conséquent. Des modélisations de haut niveau permettent de valider les architectures, d'identifier les composants parasites importants et pré-dimensionner les composants. La vitesse de calcul à ce niveau autorise des simulations statistiques précises demandant des centaines de millions de cycles d'horloge. Pour ce faire, nous proposons des algorithmes originaux pour calculer automatiquement les modèles en Z de circuits complexes et leur modélisation en s pourtant normalement réservée aux circuits linéaires continus. Cette dernière technique (Semi Analytical Recursive Computing) permet d'obtenir des résultats précis avant même de débuter le design électrique avec des outils comme SPICE.

Résumé : The Internet of Things (IoT) has been hailed as the next frontier of innovation where our everyday objects are connected in ways that improve our lives and transform industries, in particular healthcare. In this keynote, Prof. Atienza will address the challenges of designing biologically-inspired edge AI architectures to target federated learning-based systems in the IoT context to develop a sustainable and collaborative healthcare system. This new approach learns the critical architectural concepts from biological systems to conceive an energy-efficient edge AI template that can gracefully adapt their energy consumption and precision according to the target signal characteristics. Then, edge AI systems collaborate in a structured way through federated learning to gradually help each other improve their final classification quality in different real-life operating conditions for the IoT healthcare context.

Résumé : Les applications de classification de signaux bio-médicaux (reconnaissance de pathologies cardiaques, détection de stress ou d’apnée du sommeil) nécessitent, dans la grande majorité des cas, l’acquisition puis la reconstruction des signaux avant de les analyser. Les caractéristiques nécessaires à cette analyse sont extraites directement depuis le signal reconstruit, et une grande résolution d’acquisition et de reconstruction est indispensable pour extraire des informations fiables, au prix d’une plus grande consommation d’énergie.

En vue d’une intégration portable et autonome pour un plus grand confort pour les patients, cette présentation a pour but d’explorer des méthodes d’extraction de caractéristiques sans avoir à reconstruire le signal acquis, permettant de diminuer la quantité de données à traiter, basées sur un traitement cadencé par l’activité des signaux en entrée et pas par un signal d’horloge externe. Des techniques de classification originales permettent d’utiliser au mieux ces caractéristiques afin d’optimiser la consommation du système complet. Ces aspects et les résultats présentés sont issus du projet européen JEDAI, en collaboration avec UC Dublin (Irlande) et TalTech (Estonie).

Résumé : We will present a new Simultaneous Wireless Information and Power Transfer (SWIPT) System for Structural Health Monitoring of Civil Engineering Structures. This SWIPT system is based on a wireless sensor network architecture composed by two types of nodes. The first one, called communicating node /gateway will collect the data from the sensing node and transmit them via Internet. This enable the design of a digital twin for the civil engineering structures and their structural health monitoring during the whole lifetime. The second one, called sensing node will be embedded in the reinforced concrete. Its aim is to measure various parameters such as temperature, relative humidity, mechanical strain, or resistivity and transmit them to communicating node. It is fully wireless and battery-free. Two wireless technologies were implemented: LoRa and Bluetooth Low Energy. The sensing node is wirelessly and remotely powered and controlled via a radiative electromagnetic power transfer system by the communicating node /gateway. One antenna is used for both wireless data and power transmission. The control of the measurement and transmission periodicity of the sensor nodes is achieved entirely materially by the control of the wireless power transfer system.

Résumé : Silicon implementations of complex systems are burdened by extensive margins to ensure 100% reliable operation. These margins limit voltage scaling at the cost of energy/power consumption and require conservative layout rules or the use of static memories with costly support periphery. "Approximate computing" or "computing on unreliable silicon" promotes the idea to compromise reliability and tolerate occasional errors during operation for the benefit of area and power/energy. However, the semiconductor industry has so far refused to even remotely consider any idea that involves compromising 100% reliable operation. 

The good reason for this conservative approach is that the nature of errors (e.g., due to variations in the manufacturing process) are highly unpredictable and that it is almost impossible to predict the impact of even rare and minor errors (e.g., bit flips) on quality of results, especially in complex algorithms/systems. In fact, reliability issues lead to a huge quality spread between manufactured chips even for the most fault tolerant applications. However, chip manufacturers must provide reliable quality guarantees to their customers. While for example a slightly degraded, but consistent image quality degradation (e.g., omnipresent in lossy compression) is perfectly acceptable, it is not acceptable if some  circuits provide good quality, while others provide only poor quality. 

The key to successfully exploit quality margins for the benefit of area and power is therefore not necessarily to minimize errors, but to ensure that all manufactured chips provide the same quality level, even if they are subject to different more or less random errors.

In this talk, I will explain this issue in detail by analyzing the nature of those errors that approximate computing on unreliable silicon promotes to tolerate. We argue that the randomness of errors is not only a curse, but can also be a beautiful characteristic that enables reliable quality guarantees. However, this beauty is not always naturally present in the silicon manufacturing process, but it can be restored to rescue the idea of computing on unreliable silicon"

Résumé : Approximate Computing (AxC) paradigm aims at designing computing systems that can satisfy the rising performance demands and improve the energy efficiency. AxC exploits the gap between the level of accuracy required by the users and the actual precision provided by the computing system, to achieve diverse optimizations.

In this talk, we address the automatic approximation of computer systems from different perspectives. From an application point of view, application-driven approximation approach aims to find the best approximate versions of a given application targeting different implementations (i.e., hardware and software). Moreover, including input awareness can further improve the results. From a circuit perspective, systematic and application-independent approximation of logic circuits aims at optimizing their power consumption, area, timing while minimizing component-level error metrics. Other requirements can be included in the optimization, as fault tolerance and testability. Through design-space exploration and multi-objective optimization it is possible to achieve interesting trade-offs between system efficiency and accuracy.

Résumé : L’intégration du matériel et du logiciel s’est longtemps faite aux dépends du logiciel, celui-ci devant s’adapter nolen volens aux idiosyncrasies des différents processeurs et leur ISA (jeu d’instruction), des plates-formes dont ils étaient les cœurs, ainsi que des variations de chacune de ces composantes. La plupart des interfaces entre le matériel et le logiciel étaient non négociables, soit pour des raison industrielles (le poids des volumes produits et de la rétrocompatibilité) ou de propriété intellectuelle (impossibilité d’implémenter par soi-même des ISA propriétaires) ce qui rendait la recherche d’améliorations difficilement possibles. L’arrivée des architectures ouvertes telles que RISC-V offrent de nouvelles possibilités en ce domaine en permettant de penser l’adéquation conjointe du matériel et du logiciel au service de besoins applicatifs spécifiques.

Résumé : La généralisation des architectures de processeurs 64 bits date du tout début du millénaire, rapidement suivi, en 2004, des premières architectures grand public multi-coeur. Même s'il paraît improbable que l'on ait besoin à court terme de 128-bit adressables, la croissance de la quantité de mémoire dans les centres de calcul fait que l'on pourrait avoir besoin d'un 65ème bit d'adresse dans la décennie 2030. Cette présentation prépare le terrain en se focalisant sur l'outillage nécessaire à la mise au point de ces architectures, à travers d'ajour dans un simulateur et des outils de développement croisés.

Résumé : Despite new transistor architectures and scaling boosters that will enable CMOS technology to eventually reach 1nm node, current 2D system integration faces serious limitations. Performance is limited by the memory wall (bandwidth, energy per bit), cost-effective integration of big dies (many-core SoCs), poor scaling of SRAM technology (inefficient memory hierarchy) to name a few. To overcome these limitations, 3D system integration has been proposed with various technology options to allow different die-to-die interconnect schemes. In this talk we will first investigate different 3D integration technologies options, their properties and integration options that they offer. We will then dive into design enablement of 3D-ICs, covering different aspects of physical design: place and route, thermal IR-drop etc. Core of the talk will focus on practical 3D systems integration using hybrid wafer-to-wafer bonding technologies that allow stacking with 3D structure pitches below 1um. Such high-density 3D interconnects can be used to separate lower cache memory layers from the core logic in many-core SoCs. 3D system results not only in better performance (reduced delay, better latency and power), but also in reduced system cost, since each wafer can be optimized for a given functionality (logic or memory). Finally, we will illustrate the importance of tighter system architecture & technology co-optimization, mandatory for development of future computing systems.

Résumé : Alors que les architectures à base de chiplets sont maintenant bien établies pour les CPU et GPU du calcul haute performance (HPC), les puces monolithiques restent toujours dominantes pour le calcul embarqué (Edge). En effet, les applications embarquées présentent généralement des contraintes plus fortes que celles du HPC en matière de maitrise de la consommation d’énergie comme des coûts de fabrication ce qui a toujours favorisé une implémentation monolithique pour les systèmes-sur-puces (SoC). Mais le ralentissement de la loi de Moore et l’explosion des coûts de conception des nouveaux circuits diminuent la compétitivité, flexibilité et évolutivité de ces puces monolithiques.

Les chiplets apparaissent alors comme une opportunité pour répondre à ces nouvelles contraintes et exigences par la désagrégation des puces monolithiques pour les reconstituer grâce aux technologies d’assemblage avancées dites « more-than-Moore ». Mais quels sont les défis du partitionnement des architectures embarquées en chiplets et comment y-répondre ? La présentation donnera quelques pistes en partant de l’expérience apportée par des études d’architecture menées dans le domaine des applications automobiles.

Résumé : Les imageurs CMOS sont actuellement implémentés avec des technologiques de type « Back Side Imageur », à savoir deux couches de silicium intégrés en technologie 3D, permettant l’intégration d’une couche de fonction d’acquisition et de traitement sous la couche de pixel. Cependant, les besoins de réduction du pitch pixel, et l’ajout de nouvelle fonctionnalité, en particulier de fonction d’IA proche capteur, à savoir de « In-sensor AI computing », poussent vers plus d’intégration et plus de capacité mémoire. Les technologies 3D continuent d’évoluer pour répondre à ces besoins, avec d’une part, l’utilisation de technologies de type 3D Monolithique, pour l’optimisation du pixel, mais aussi avec des technologies de type collage hybride, pour la construction d’imageur multi-couche intégrant des fonctions d’IA avancées. Ces avancées technologiques 3D peuvent non seulement s’appliquer aux imageurs visibles standard, mais offrent aussi de nouvelles perspectives pour les imageurs évènementiels, ainsi que pour les imageurs infra-rouge. La présentation donnera un panorama des différentes technologies 3D en cours de développement, ainsi que des travaux d’exploration d’architecture et les challenges associés sur ces nouveaux imageurs 3D intelligents.