Practica 3

for more visit: www.fpgalover.com

If you like my FREE FPGA tutorials, buy me a coffee, or a biscuit or whatever you like.

Written by Holguer A. Becerra

Requerimientos:

• Practica1, 2 y 3.

Procedimiento:

• • Descargue el generador de plantillas BeMicro Max 10 System Builder, y guardelo en una ruta cercana al directorio "C:\" sin espacios y ejecutelo.

  • Seleccione el GPIO_0, sdram, puerto a, puerto b, puerto c, puerto d, led, switch, y Flash.

  • Llame al proyecto Practica4(sin espacios).

  • Oprima Generar, despues de esto se creara una carpeta llamada practica4 en la cual se ha generado el proyecto Quartus con la isntanciacion de pines que usted ha seleccionado.

• • Ahora abra la plantilla generada.

  • Vaya a la configuraciond el Device MAX 10 y modifique el tipo de modo de configuracion de la FPGA por el "Signle Uncompressed Imaged With Memory Initialization"

• • Vaya a Tools->Qsys

  • Aparecera una ventana, oprima "close"

  • Ahora vaya a File->Save

  • y guardelo como "mi_nios" (sin espacios)

  • A mano izquierda sale un pestaña llamada "IP Catalog" busque en ella ALTPLL, y añada el componente dando doble click

• • Ahora aparece otra ventana "ALTPLL" la cual usted debe configurar de la siguiente manera, luego da siguiente siguiente y Finish

• • Una vez se agrega el PLL, modifique la ventana del Qsys haciendo las siguientes conexiones y cambiando el nombre de los modulos.

• • Luego de doble click sobre el c1 del pll donde dice "Double Click to export" y modifique de la siguiente manera

• • Ahora busque en la ventana donde dice "Ip Catalog" el nombre de "Nios II Gen2" y añada este componente

• • Oprima en Finish.

  • En la ventana del Qsys modifique el nombre del Nios2 por cpu y haga las siguientes conexiones

• • Ahora busque en el "Ip Catalog" el componente llamado SDRAM y agreguelo al proyecto

• • Cambiele el nombre al elemento por sdram y conectelo de la siguiente manera

• • Ahora descargue el siguiente archivo(Para version de Quartus 14.0) y descomprima la carpeta en la ubicacion del su proyecto

  • Nota: Para la version 14.1 descargue el siguiente archivo, en vez del anterior.

• • Ahora en la ventana del qsys modifique vaya a Tools->Options y seleccione el directorio "ip" y cierre la ventana.

• • Ahora vaya a la pestaña "Ip Catalog" y busque el componente "BeMicro Max 10 - Serial Flash" y añada el componente, cambiele el nombre a "flash"

• • Ahora en la ventana "Ip Catalog" busque el componente llamado PIO

• • Ahora en el "Ip Catalog" busuqe un componente llamado "Interval Timer", añadalo y cambiele el nombre a timer

• • Ahora en el "Ip Catalog" busque el componente llamad JTAG UART, aladalo y cambiele el nombre a JTAG

• • Ahora en el "Ip Catalog" busque el componente system id, añadalo y renombrelo a sysid

• • Ahora de click sobre la CPU y modifique los siguientes parametros

• • Ahora conecte el "Debug Reste Request" de la CPU con TODOS los reset de los perifiericos debajo de la CPU

• • Luego vaya a System->Assign Base Addresses (Todos los errores deben desaparecer en este momento)

• • Ahora guarde, y vaya a Generate-> HDL Example... y copie lo que en la ventana aparece

• • Ahora sin cerrar la ventana del qsys, vaya al quartus a la plantilla principal y pegue el texto copiado, modificandolo de la siguiente manera

• • Vuelva a la ventana del Qsys y oprima "Generate HDL"

• • Una vez se termine el proceso, cierre la ventana de Qsys y vaya a Quartus, ubiquese en la pestaña Files y añada el archivo mi_nios.qip

• • Ahora compile el proyecto en Quartus y pase a la parte 2 de esta practica.

  • Si por algun motivo tuvo errores he aqui la solucion solo para guiarse: Solucion.

for more visit: www.fpgalover.com

If you like my FREE FPGA tutorials, buy me a coffee, or a biscuit or whatever you like.