Home (Japanese)

佐藤 真平，博士（工学）

准教授

信州大学 工学部 電子情報システム工学科

連絡先

satos [at] shinshu-u.ac.jp

略歴

• 2023年3月～現在 信州大学 工学部電子情報システム工学科 准教授

• 2021年4月～2023年2月 信州大学 工学部電子情報システム工学科 助教

• 2016年4月～2021年3月 東京工業大学 工学院情報通信系 助教

• 2015年4月～2016年3月 東京工業大学 学術国際情報センター 産学官連携研究員

• 2014年10月～2015年3月 北陸先端科学技術大学院大学 情報社会基盤研究センター 産学官連携研究員

• 2014年9月  東京工業大学 大学院情報理工学研究科 計算工学専攻 博士後期課程 修了，博士（工学）

• 2010年4月～2012年3月 日本学術振興会 特別研究員（DC2）

• 2009年3月 東京工業大学 大学院情報理工学研究科 計算工学専攻 修士課程 修了，修士（工学）

• 2007年3月 東京工業大学 工学部 情報工学科 卒業，学士（工学）

所属学会

• IEEE

• 電子情報通信学会

• 情報処理学会

研究分野

• デジタル集積回路設計

• コンピュータアーキテクチャ

  • ソフトウェアシミュレータ，メニーコアプロセッサ，Network on Chip

• FPGA

  • ソフトプロセッサ，ハードウェアエミュレーション

• ハイパフォーマンスコンピューティング

  • 性能解析，性能チューニング

• ハードウェア記述言語

  • RTLシミュレーション

発表文献

論文誌

• [J18] Akira Jinguji, Shimpei Sato and Hiroki Nakahara, "Weight Sparseness for a Feature-Map-Split-CNN Toward Low-Cost Embedded FPGAs," IEICE TRANSACTIONS on Information and Systems, Vol. E104-D, No. 12, pp. 2040-2047, December 2021.

• [J17] Hiroyoshi Tanabe, Shimpei Sato and Atsushi Takahashi, "Fast EUV lithography simulation using convolutional neural network," Journal of Micro/Nanopatterning Materials and Metrology (JM3), 20(4), 041202, pp. 1-14, September 2021.

• [J16] Naoto Soga, Shimpei Sato and Hiroki Nakahara, "Energy-Efficient ECG Signals Outlier Detection Hardware Using a Sparse Robust Deep Autoencoder," IEICE TRANSACTIONS on Information and Systems, Vol. E104-D, No.8, pp. 1121-1129, August 2021.

• [J15] Yuta Ukon, Shimpei Sato and Atsushi Takahashi, "Design Method of Variable-Latency Circuit with Tunable Approximate Completion-Detection Mechanism," IEICE TRANSACTIONS on Electronics, Vol. E104-C, No. 7, pp. 309-318, July 2021.

• [J14] Masayuki Shimoda, Youki Sada, Ryosuke Kuramochi, Shimpei Sato and Hiroki Nakahara, "SENTEI: Filter-wise Pruning with Distillation Towards Efficient Sparse Convolutional Neural Network Accelerators," IEICE TRANSACTIONS on Information and Systems, Vol. E103-D, No.12, pp. 2463-2470, December 2020.

• [J13] Shimpei Sato, Kano Akagi and Atsushi Takahashi, "A Fast Length Matching Routing Pattern Generation Method for Set-Pair Routing Problem using Selective Pin-Pair Connections," IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E103-A, No. 09, pp. 1037-1044, September 2020.

• [J12] Shimpei Sato, Eijiro Sassa, Yuta Ukon and Atsushi Takahashi, "A Low Area Overhead Design Method for High-Performance General-Synchronous Circuits with Speculative Execution," IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences, Vol. E102-A, No. 12, pp. 1760-1769, December 2019.

• [J11] Masayuki Shimoda, Shimpei Sato and Hiroki Nakahara, "Power Efficient Object Detector with an Event-Driven Camera for Moving Object Surveillance on an FPGA," IEICE TRANSACTIONS on Information and Systems, Vol. E102-D, No. 5, pp. 1020-1028, May 2019.

• [J10] Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda and Shimpei Sato, "GUINNESS: A GUI based Binarized Deep Neural Network Framework for Software Programmers," IEICE TRANSACTIONS on Information and Systems, Vol. E102-D, No. 5, pp. 1003-1011, May 2019.

• [J9] Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Shinya Takamaeda-Yamazaki, Masayuki Ikebe, Tetsuya Asai, Tadahiro Kuroda and Masato Motomura, "BRein Memory: A Single-Chip Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator Achieving 1.4 TOPS at 0.6 W," IEEE Journal of Solid-State Circuits, Vol. 53, Issue 4, pp. 983-994, April 2018.

• [J8] Shimpei Sato, Ryohei Kobayashi and Kenji Kise, "ArchHDL: A Novel Hardware RTL Modeling and High-Speed Simulation Environment," IEICE TRANSACTIONS on Information and Systems, Vol. E101-D, No. 2, pp. 344-353, February 2018.

• [J7] Akira Jinguji, Shimpei Sato and Hiroki Nakahara, "An FPGA Realization of a Random Forest with k-means Clustering using a High-level Synthesis Design," IEICE TRANSACTIONS on Information and Systems, Vol. E101-D, No. 2, pp. 354-362, February 2018.

• [J6] Tomoya Fujii, Shimpei Sato and Hiroki Nakahara, "A Threshold Neuron Pruning for a Binarized Deep Neural Network on an FPGA," IEICE TRANSACTIONS on Information and Systems, Vol. E101-D, No. 2, pp. 376-386, February 2018.

• [J5] Thiem Van Chu, Shimpei Sato and Kenji Kise, "Fast and Cycle-Accurate Emulation of Large-Scale Networks-on-Chip Using a Single FPGA," ACM Transactions on Reconfigurable Technology and Systems (TRETS), Vol. 10, Issue 4, pp. 27:1-27:27, December 2017.

• [J4] 佐藤 真平, 吉瀬 謙二, "Distributed Shared-Buffer NoCルータのためのパイプラインバイパス手法," 情報処理学会論文誌コンピューティングシステム, Vol. 5, No. 1, pp. 88-102, January 2012.

• [J3] 高前田 伸也, 佐藤 真平, 藤枝 直輝, 三好 健文, 吉瀬 謙二, "メニーコアアーキテクチャのHW評価環境ScalableCoreシステム," 情報処理学会論文誌コンピューティングシステム, Vol. 4, No. 1, pp. 24-42, February 2011.

• [J2] 植原 昂, 佐藤 真平, 吉瀬 謙二, "メニーコアプロセッサの研究・教育を支援する実用的な基盤環境," 電子情報通信学会論文誌D, Vol. J93-D, No. 10. pp. 2042-2057, October 2010.

• [J1] Shimpei Sato, Naoki Fujieda, Akira Moriya and Kenji Kise, "SimCell: A Processor Simulator for Multi-Core Architecture Research," IPSJ Transactions on Advanced Computing Systems, Vol. 2, No. 1, pp. 146-157, March 2009. (IPSJ Digital Courier Funai Young Researcher Encouragement Award)

国際会議

• [C52] Tahsin Shameem, Shimpei Sato, Atsushi Takahashi, Hiroyoshi Tanabe, Yukihide Kohira and Chikaaki Kodama, "A Fast LUT Based Point Intensity Computation for OPC Algorithm," in Proceedings of the 23rd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2021), pp. 92-97, March 2021.

• [C51] Hiroyoshi Tanabe, Shimpei Sato and Atsushi Takahashi, "Fast 3D lithography simulation by convolutional neural network," SPIE Proceedings, Vol. 11614, Design-Process-Technology Co-optimization XV, pp. 116140M-1-116140M-8, February 2021.

• [C50] Yuta Suzuki, Naoto Soga, Shimpei Sato and Hiroki Nakahara, "A Table Look-Up Based Ternary Neural Network Processor," in Proceedings of the 50th IEEE International Symposium on Multiple-Valued Logic (ISMVL '20), pp. 188-193, November 2020.

• [C49] Hiroyoshi Tanabe, Shimpei Sato and Atsushi Takahashi, "Fast 3D lithography simulation by convolutional neural network: POC study," SPIE Proceedings, Vol. 11518, Photomask Technology 2020, pp. 115180L-1-115180L-7, September 2020.

• [C48] Akira Jinguji, Shimpei Sato and Hiroki Nakahara, "Tiny On-Chip Memory Realization of Weight Sparseness Split-CNNs on Low-end FPGAs," in Proceedings of the 28th International Symposium on Field-Programmable Custom Computing Machines (FCCM '20), p. 229 May 2020.

• [C47] Youki Sada, Naoto Soga, Masayuki Shimoda, Akira Jinguji, Shimpei Sato and Hiroki Nakahara, "Fast Monocular Depth Estimation on an FPGA," in Proceedings of the 2020 IEEE International Parallel and Distributed Processing Symposium Workshops (IPDPSW '20), pp. 143-146, May 2020. (RAW '20)

• [C46] Hidekazu Takahashi, Hiroki Ogura, Shimpei Sato, Atsushi Takahashi and Chikaaki Kodama, "A feature selection method for weak classifier based hotspot detection," in Proceedings of SPIE Vol. 11328, Design-Process-Technology Co-optimization for Manufacturability XIV, pp. 310-316, March 2020.

• [C45] Ryosuke Kuramochi, Masayuki Shimoda, Youki Sada, Shimpei Sato and Hiroki Nakahara, "FPGA-based Accurate Pedestrian Detection with Thermal Camera for Surveillance System," in Proceedings of the 2019 International Conference on Reconfigurable Computing and FPGAs (ReConFig 2019), pp. 1-5, December 2019.

• [C44] Hidekazu Takahashi, Shimpei Sato and Atsushi Takahashi, "A Fast Hotspot Detector Based on Local Features Using Concentric Circle Area Sampling," in Proceedings of the 22nd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2019), pp. 316-321, October 2019.

• [C43] Naoto Soga, Shimpei Sato and Hiroki Nakahara, "Energy-efficient ECG Signals Outlier Detection Hardware using a Sparse Robust Deep Autoencoder," in Proceedings of the 22nd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2019), pp. 2-7, October 2019. (Best Paper Award)

• [C42] Ryosuke Kuramochi, Youki Sada, Masayuki Shimoda, Shimpei Sato and Hiroki Nakahara, "Many Universal Convolution Cores for Ensemble Sparse Convolutional Neural Networks," in Proceedings of the IEEE 13th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC '19), pp. 93-100, October 2019. (Best-paper Award Runner-up)

• [C41] Hiroki Nakahara, Youki Sada, Masayuki Shimoda, Kouki Sayama, Akira Jinguji and Shimpei Sato, "FPGA-Based Training Accelerator Utilizing Sparseness of Convolutional Neural Network," in Proceedings of the 29th International Conference on Field-programmable Logic and Applications (FPL '19), pp. 180-186, September 2019.

• [C40] Shimpei Sato, Eijiro Sassa, Yuta Ukon and Atsushi Takahashi, "A Low Area Overhead Design for High-Performance General-Synchronous Circuits with Speculative Execution," in Proceedings of the 2019 IEEE International Symposium on Circuits and Systems (ISCAS '19), pp. 1-5, May 2019.

• [C39] Atsuki Munakata, Hiroki Nakahara and Shimpei Sato, "Noise Convolutional Neural Networks and FPGA Implementation," in Proceedings of the 49th IEEE International Symposium on Multiple-Valued Logic (ISMVL '19), pp. 85-90, May 2019.

• [C38] Hiroki Nakahara, Masayuki Shimoda and Shimpei Sato, "A Tri-State Weight Convolutional Neural Network for an FPGA: Applied to YOLOv2 Object Detector," in Proceedings of the International Conference on Field-Programmable Technology (FPT '18), pp. 298-301, December 2018.

• [C37] Akira Jinguji, Tomoya Fujii, Shimpei Sato and Hiroki Nakahara, "An FPGA Realization of OpenPose based on a Sparse Weight Convolutional Neural Network," in Proceedings of the International Conference on Field-Programmable Technology (FPT '18), pp. 310-313, December 2018.

• [C36] Hiroki Nakahara, Masayuki Shimoda and Shimpei Sato, "A Demonstration of FPGA-Based You Only Look Once Version2 (YOLOv2)," in Proceedings of the 28th International Conference on Field-programmable Logic and Applications (FPL '18), pp. 457-458, August 2018.

• [C35] Masayuki Shimoda, Shimpei Sato and Hiroki Nakahara, "Demonstration of Object Detection for Event-Driven Cameras on FPGAs and GPUs," in Proceedings of the 28th International Conference on Field-programmable Logic and Applications (FPL '18), pp. 461-462, August 2018.

• [C34] Atsushi Takahashi, Shimpei Sato, Hiroki Ogura, Yu-Min Sung and Ting-Chi Wang, "Pattern Similarity Metrics for Layout Pattern Classification and their Validity Analysis by Lithographic Responses," in Proceedings of the 2018 IEEE Computer Society Annual Symposium on VLSI (ISVLSI '18), pp. 494-497, July 2018.

• [C33] Masayuki Shimoda, Shimpei Sato and Hiroki Nakahara, "Power Efficient Object Detector with an Event-Driven Camera on an FPGA," in Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART '18), pp. 10:1-10:6, June 2018.

• [C32] Haoxuan Cheng, Shimpei Sato and Hiroki Nakahara, "A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System (ROS)," in Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART '18), pp. 20:1-20:4, June 2018.

• [C31] Haruyoshi Yonekawa, Shimpei Sato and Hiroki Nakahara, "A Ternary Weight Binary Input Convolutional Neural Network: Realization on the Embedded Processor," in Proceedings of the 48th IEEE International Symposium on Multiple-Valued Logic (ISMVL '18), pp. 174-179, May 2018.

• [C30] Kano Akagi, Shimpei Sato and Atsushi Takahashi, "Target Pin-Pair Selection Algorithm Using Minimum Maximum-Edge-Weight Matching for Set-Pair Routing," in Proceedings of the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2018), pp. 337-342, March 2018.

• [C29] Tomoya Fujii, Shimpei Sato and Hiroki Nakahara, "A Design Algorithm for a Neuron Pruning Toward a Compact Binarized Deep Convolutional Neural Network on an FPGA," in Proceedings of the 21st Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2018), pp. 308-313, March 2018.

• [C28] Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii and Shimpei Sato, "A Lightweight YOLOv2: A Binarized CNN with A Parallel Support Vector Regression for an FPGA," in Proceedings of the 26th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA '18), pp. 31-40, February 2018.

• [C27] Hiroki Nakahara, Haruyoshi Yonekawa and Shimpei Sato, "An Object Detector based on Multiscale Sliding Window Search using a Fully Pipelined Binarized CNN on an FPGA," in Proceedings of the International Conference on Field-Programmable Technology (FPT '17), pp. 168-175, December 2017.

• [C26] Masayuki Shimoda, Shimpei Sato and Hiroki Nakahara, "All Binarized Convolutional Neural Network and Its implementation on an FPGA," in Proceedings of the International Conference on Field-Programmable Technology (FPT '17), pp. 291-294, December 2017.

• [C25] Hiroki Nakahara, Tomoya Fujii and Shimpei Sato, "A Fully Connected Layer Elimination for a Binarized Convolutional Neural Network on an FPGA," in Proceedings of the 27th International Conference on Field-programmable Logic and Applications (FPL '17), pp. 1-4, September 2017.

• [C24] Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda and Shimpei Sato, "A demonstraion of the GUINNESS: A GUI based neural network synthesizer for an FPGA," in Proceedings of the 27th International Conference on Field-programmable Logic and Applications (FPL '17), p. 1, September 2017.

• [C23] Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Kentaro Orimo, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Tetsuya Asai, Tadahiro Kuroda, Masato Motomura, Haruyoshi Yonekawa, Shimpei Sato and Hiroki Nakahara, "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," in Proceedings of the 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS '17), pp. 116-119, August 2017.

• [C22] Kano Akagi, Shimpei Sato and Atsushi Takahashi, "An Idea for Maximizing Target Pin-Pair Connections in Set-Pair Routing," in Proceedings of the 32nd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2017), pp. 62-65, July 2017.

• [C21] Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, Tadahiro Kuroda and Masato Motomura, "BRein Memory: A 13-Layer 4.2 K Neuron/0.8 M Synapse Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator in 65 nm CMOS," in Proceedings of the 2017 Symposia on VLSI Technology and Circuits (VLSI '17), pp. C24-C25,  June 2017.

• [C20] Hiroki Nakahara, Akira Jinguji, Shimpei Sato and Tsutomu Sasao, "A Random Forest using a Multi-valued Decision Diagram on an FPGA," in Proceedings of the 47th IEEE International Symposium on Multiple-Valued Logic (ISMVL '17), pp. 266-271, May 2017.

• [C19] Tomoya Fujii, Shimpei Sato, Hiroki Nakahara and Masato Motomura, "An FPGA Realization of a Deep Convolutional Neural Network using a Threshold Neuron Pruning," in Proceedings of the 13th International Symposium on Applied Reconfigurable Computing (ARC '17), pp. 268-280, April 2017.

• [C18] Hiroki Nakahara, Akira Jinguji, Tomoya Fujii and Shimpei Sato, "An Acceleration of a Random Forest Classification using Altera SDK for OpenCL," in Prceedings of the International Conference on Field-Programmable Technology (FPT '16), pp. 285-288, December 2016.

• [C17] Shimpei Sato, Hiroshi Nakatsuka and Atsushi Takahashi, "Performance Improvement of General-Synchronous Circuits by Variable Latency Technique using Dynamic Timing-Error Detection," in Proceedings of the 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp. 60-65, October 2016.

• [C16] Takahisa Kurose, Hiroki Nakahara, Shimpei Sato and Tetsuo Morimoto, "A Shift HSV Algorithm for a Low-Power Monitoring System using an FPGA toward Internet of Things Agriculture," in Proceedings of the 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp. 280-281, October 2016.

• [C15] Shimpei Sato, Yukinori Sato and Toshio Endo, "A Cache-aware Temporal Blocking Method for 3D Stencil Computation," in Proceedings of the 3rd International Workshop on High-Performance Stencil Computations (HiStencils 2016), January 2016. (Held in conjunction with HiPEAC)

• [C14] Tomohiro Misono, Ryohei Kobayashi, Shimpei Sato and Kenji Kise, "Effective Parallel Simulation of ArchHDL under Manycore Environment," in Proceedings of the 3rd International Symposium on Computing and Networking (CANDAR '15), pp. 140-146, December 2015.

• [C13] Shimpei Sato, Yukinori Sato and Toshio Endo, "Investigating Potential Performance Benefits of Memory Layout Optimization based on Roofline Model," in Proceedings of the 2nd Workshop on Software Engineering for Parallel Systems (SEPS 2015), pp. 50-56, October 2015. (Held in conjunction with SPLASH)

• [C12] Yukinori Sato, Shimpei Sato and Toshio Endo, "Exana: An Execution-driven Application Analysis Tool for Assisting Productive Performance Tuning," in Proceedings of the 2nd Workshop on Software Engineering for Parallel Systems (SEPS 2015), pp. 1-10, October 2015. (Held in conjunction with SPLASH)

• [C11] Thiem Van Chu, Shimpei Sato and Kenji Kise, "Ultra-Fast NoC Emulation on a Single FPGA," in Proceedings of the 25th International Conference on Field-programmable Logic and Applications (FPL '15), pp. 1-8, September 2015.

• [C10] Thiem Van Chu, Shimpei Sato and Kenji Kise, "Enabling Fast and Accurate Emulation of Large-scale Network on Chip Architectures on a Single FPGA," in Proceedings of the 22nd International Symposium on Field-Programmable Custom Computing Machines (FCCM '15), pp. 60-63, May 2015.

• [C9] Shimpei Sato and Kenji Kise, "ArchHDL: A Novel Hardware RTL Development Environment in C++," in Proceedings of the 11th International Symposium on Applied Reconfigurable Computing (ARC '15), pp. 53-64, April 2015.

• [C8] Thiem Van Chu, Shimpei Sato and Kenji Kise, "KNoCEmu: High Speed FPGA Emulator for Kilo-Node Scale NoCs," in Proceedings of the IEEE 8th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC '14), pp. 215-222, September 2014.

• [C7] Shimpei Sato and Kenji Kise, "ArchHDL: A New Hardware Description Language for High-Speed Architectural Evaluation," in Proceedings of the IEEE 7th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC '13), pp. 107-112, September 2013.

• [C6] Yuichiro Tanaka, Shimpei Sato and Kenji Kise, "The Ultrasmall Soft Processor," in Proceedings of the 4th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART '13), pp. 63-68, June 2013.

• [C5] Takakazu Ikeda, Shinya Takamaeda-Yamazaki, Naoki Fujieda, Shimpei Sato and Kenji Kise, "Request Density Aware Fair Memory Scheduling," in Proceedings of the 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship, June 2012. (Held  in conjunction with ISCA) (Performance Track Award)

• [C4] Shinya Takamaeda, Shimpei Sato, Takefumi Miyoshi and Kenji Kise, "SmartCore System for Dependable Many-core Processor with Multifunction Routers," in Proceedings of the 1st International Conference on Networking and Computing (ICNC '10), pp. 133-139, November 2010.

• [C3] Shintaro Sano, Masahiro Sano, Shimpei Sato, Takefumi Miyoshi and Kenji Kise, "Pattern-based Systematic Task Mapping for Many-core Processors," in Proceedings of the 1st International Conference on Networking and Computing (ICNC '10), pp. 173-178, November 2010.

• [C2] Koh Uehara, Shimpei Sato, Takefumi Miyoshi and Kenji Kise, "A Study of an Infrastructure for Research and Development of Many-Core Processors," in Proceedings of the International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT '09), pp.414-419, December 2009.

• [C1] Shimpei Sato, Naoki Fujieda, Akira Moriya and Kenji Kise, "Processor Simulator SimCell to Accelerate Research on Many-core Processor Architectures," in Proceedings of the 2008 Workshop on Cell Systems and Applications (WCSA), pp. 119-127, June 2008. (Held in conjunction with ISCA)

国内会議（査読付き）

1. 高橋 秀和, 佐藤 真平, 高橋 篤司, "CCASを用いた局所特徴量に基づくリソグラフィホットスポット検出器の検討," DAシンポジウム2019論文集, pp. 99-104, August 2019.

2. 高橋 秀和, 佐藤 真平, 高橋 篤司, "人物認識のためのHOGをベースとした低次元特徴量の検討," DAシンポジウム2018論文集, pp. 45-50, August 2018.

3. 赤木 佳乃, 佐藤 真平, 高橋 篤司, "目標端子対接続の実現を目指す集合対間配線アルゴリズム," 第30回 回路とシステムワークショップ論文集 (KWS 2017), pp. 180-185, May 2017.

4. 木村 優介, 佐藤 真平, 高橋 篤司, "Self-Aligned Double Patterningのための柔軟な2彩色配線法の提案," DAシンポジウム2016 論文集, pp. 26-31, September 2016.

5. 佐野 伸太郎, 佐野 正浩, 佐藤 真平, 三好 健文, 吉瀬 謙二, "メニーコアプロセッサの性能向上を達成するパターンに基づいたタスク配置手法," 第8回 先進的計算基盤システムシンポジウム論文集 (SACSIS 2010), pp. 167-174, May 2010.

6. 佐藤 真平, 植原 昂, 吉瀬 謙二, "メニーコアプロセッサのオンチップネットワーク性能を向上させるSmartCoreシステム," 第7回 先進的計算基盤システムシンポジウム論文集 (SACSIS 2009), pp. 27-35, May 2009.

7. 植原 昂, 佐藤 真平, 高前田 伸也, 渡邉 伸平, 吉瀬 謙二, "メニーコアプロセッサのHW/SW研究開発を加速する実用的な基盤環境," 第7回 先進的計算基盤システムシンポジウム論文集 (SACSIS 2009), pp. 199-207, May 2009.

8. 森谷 章, 藤枝 直輝, 佐藤 真平, 吉瀬 謙二, "メニーコアプロセッサに向けたデータ供給を支援する多機能キャッシュコア," 第6回 先進的計算基盤システムシンポジウム論文集 (SACSIS 2008), pp. 421-430, June 2008.

9. 佐藤 真平, 藤枝 直輝, 田原 慎也, 吉瀬 謙二, "実用的かつコードのシンプルさを追求したCell BEの機能レベルシミュレータSimCellの設計と実装," 第19回 コンピュータシステム・シンポジウム論文集 (ComSys 2007), pp. 39-47, November 2007.

研究会

1. 曽我 尚人, 佐藤 真平, 中原 啓貴, "Sparse Robust Deep Autoencoderを用いた心電図外れ値検出器のハードウェア向けモデル圧縮手法について," 電子情報通信学会技術研究報告, Vol. 120, No. 237, RECONF2020-36, pp. 36-41, November 2020.

2. 高橋 秀和, 佐藤 真平, 高橋 篤司, "機械学習を用いたリソグラフィホットスポット検出手法と評価に関して," 電子情報通信学会技術研究報告, Vol. 119, No. 443, VLD2019-106, pp. 71-76, March 2020.

3. 和田 邦彦, 佐藤 真平, 高橋 篤司, "集合対間配線における配線長差削減を考慮した端子対間配線手法," 電子情報通信学会技術研究報告, Vol. 119, No. 443, VLD2019-95, pp. 7-12, March 2020.

4. 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴, "畳み込みニューラルネットワークを用いた単眼深度推定のFPGA実装について," 電子情報通信学会技術研究報告, Vol. 119, No. 373, RECONF2019-56, pp. 73-78, January 2020.

5. 倉持 亮佑, 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴, "アンサンブル学習を用いたスパースCNNのFPGA実装に関して," 電子情報通信学会技術研究報告, Vol. 119, No. 373, RECONF2019-55, pp. 67-72, January 2020.

6. 秋元 宏介, 佐田 悠生, 佐藤 真平, 中原 啓貴, "ハードウェア実装に適した畳込みニューラルネットワークのフィルタに関する比較," 電子情報通信学会技術研究報告, Vol. 119, No. 373, RECONF2019-54, pp. 61-66, January 2020.

7. 鈴木 裕太, 曽我 尚人, 佐藤 真平, 中原 啓貴, "テーブル参照方式3値ニューラルネットワーク推論プロセッサについて," 第33回多値論理とその応用研究会, January 2020.

8. 倉持 亮佑, 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴, "アンサンブル学習を用いたスパースCNNのFPGA実装に関して," 第33回多値論理とその応用研究会, January 2020.

9. 和田 邦彦, 大和田 真由, 山本 克治, 堀本 遊, 佐藤 真平, 高橋 篤司, "グラフの位相埋め込みの配置配線パズルへの適用に関する一検討," 情報処理学会研究報告, Vol. 2019-SLDM-189, No. 31, pp. 1-6, November 2019. (優秀発表学生賞)

10. 小椋 弘貴, 高橋 秀和, 佐藤 真平, 高橋篤司, "ホットスポットテストケースに用いられるデータベースの分析," 電子情報通信学会技術研究報告, Vol. 119, No. 282, VLD2019-52, pp. 191-196, November 2019.

11. 神宮司 明良, 佐藤 真平, 中原 啓貴, "Wide-SIMDを用いたISAベースのスパースCNNのFPGA実装," 電子情報通信学会技術研究報告, Vol. 119, No. 287, RECONF2019-37, pp. 9-14, November 2019.

12. 佐山 功起, 佐藤 真平, 中原 啓貴, "深層学習のスパース性を用いた学習高速化手法に関する研究," 第42回多値論理フォーラム, No. 4, September 2019.

13. 鈴木 裕太, 曽我 尚人, 佐藤 真平, 中原 啓貴, "テーブル参照方式ニューラルネットワーク推論プロセッサにおける2値化と3値化の比較," 第42回多値論理フォーラム, No. 3, September 2019.

14. 倉持 亮佑, 下田 将之, 佐田 悠生, 佐藤 真平, 中原 啓貴, "サーマル画像に対する歩行者検出とそのFPGA実装について," 電子情報通信学会技術研究報告, Vol. 119, No. 208, RECONF2019-26, pp. 31-36, September 2019.

15. 中原 啓貴, 佐藤 真平, "電波望遠鏡用デジタル分光器向け畳込みニューラルネットワークを用いた識別機に関して," 電子情報通信学会技術研究報告, Vol. 119, No. 18, RECONF2019-19, pp. 103-108, May 2019.

16. 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴, "マルチパス構造を持つ意味的領域分割モデルのFPGA実装," 電子情報通信学会技術研究報告, Vol. 119, No. 18, RECONF2019-10, pp. 49-54, May 2019.

17. 曽我 尚人, 佐藤 真平, 中原 啓貴, "Sparse Robust Deep Autoencoderによる心電図外れ値検出器のハードウェア向けモデル圧縮について," 電子情報通信学会技術研究報告, Vol. 118, No. 457, VLD2018-114, pp. 127-132, February 2019.

18. 赤木 佳乃, 佐藤 真平, 高橋 篤司, "選択的な端子対接続による集合対間配線手法," 電子情報通信学会技術研究報告, Vol. 118, No. 457, VLD2018-99, pp. 37-42, February 2019.

19. 宗形 敦樹, 佐藤 真平, 中原 啓貴, "雑音畳み込みニューラルネットワークとそのFPGA実装について," 電子情報通信学会技術研究報告, Vol. 118, No. 432, RECONF2018-49, pp. 19-24, January 2019.

20. 佐々栄 治郎, 佐藤 真平, 高橋 篤司, "一般同期性能を向上させる遅延最適化に関する検討," 電子情報通信学会技術研究報告, Vol. 118, No. 430, VLD2018-72, pp. 1-6, January 2019.

21. 中原 啓貴, 宗形 敦樹, 佐藤 真平, "雑音畳込みニューラルネットワークとその専用回路のFPGA実装に関して," 第32回多値論理とその応用研究会, January 2019.

22. 曽我 尚人, 佐藤 真平, 中原 啓貴, "Sparse Robust Deep Autoencoderによる心電図外れ値検出器の小型ハードウェアへの実装," 第32回多値論理とその応用研究会, January 2019.

23. 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴, "Intel社OpenCLを用いた3状態CNNの実装に関して," 第32回多値論理とその応用研究会, January 2019.

24. 下田 将之, 佐藤 真平, 中原 啓貴, "ディープニューロ・ファジィによる偽陰性数の削減とその専用回路のFPGA実装の検討," 第32回多値論理とその応用研究会, January 2019.

25. 曽我 尚人, 佐藤 真平, 中原 啓貴, "Sparse Robust Deep Autoencoderを用いて学習した心電図の外れ値検出器のハードウェア実装について," 電子情報通信学会技術研究報告, Vol. 118, No. 340, RECONF2018-42, pp. 45-50, December 2018.

26. 神宮司 明良, 佐藤 真平, 中原 啓貴, "Feature-Map Separable Convolutionによる小メモリFPGAでの画像認識の実現," 電子情報通信学会技術研究報告, Vol. 118, No. 340, RECONF2018-41, pp. 39-44, December 2018. (若手講演賞)

27. 大和田 真由, 和田 邦彦, 赤木 佳乃, 佐藤 真平, 高橋 篤司, "集合対間配線問題ソルバと引きはがし再配線のADC2018問題への適用," 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 13, pp. 1-6, Decemer 2018. (優秀発表学生賞)

28. 赤木 佳乃, 大和田 真由, 和田 邦彦, 佐藤 真平, 高橋 篤司, "集合対間配線手法のADC2018への適用に関する一考察," 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 12, pp. 1-6, December 2018.

29. 和田 邦彦, 大和田 真由, 赤木 佳乃, 佐藤 真平, 高橋 篤司, "ADC2018問題の自動生成手法に関する一検討," 情報処理学会研究報告, Vol. 2018-SLDM-185, No. 11, pp. 1-4, December 2018.

30. 佐田 悠生, 下田 将之, 佐藤 真平, 中原 啓貴, "Intel OpenCLを用いた3状態YOLOv2のFPGA実装について," 電子情報通信学会技術研究報告, Vol. 118, No. 340, RECONF2018-35, pp. 7-12, December 2018.

31. Haoxuan Cheng, Shimpei Sato and Hiroki Nakahara, "A Performance Per Power Efficient Object Detector on an FPGA for Robot Operating System (ROS)," 電子情報通信学会技術研究報告, Vol. 118, No. 215, RECONF2018-22, pp. 19-22, Septembert 2018.

32. 中原 啓貴, 下田 将之, 佐藤 真平, "重み3状態ディープニューラルネットワークを用いた一般物体アルゴリズムYOLOv2のFPGA実装法について," 第41回多値論理フォーラム, No. 11, September 2018.

33. 宗形 敦樹, 佐藤 真平, 中原 啓貴, "摂動を考慮した畳み込みニューラルネットワークについて," 第41回多値論理フォーラム, No. 10, September 2018.

34. 曽我 尚人, 佐藤 真平, 中原 啓貴, "Robust Deep Autoencoderを用いた心電図の外れ値検出," 第41回多値論理フォーラム, No. 6, September 2018.

35. 下田 将之, 佐藤 真平, 中原 啓貴, "ディープニューロ・ファジィによる偽陰性数の削減とそのFPGA実装に関して," 電子情報通信学会技術研究報告 CPSY2018-29, pp. 211-216, August 2018.

36. 中原 啓貴, 下田 将之, 佐藤 真平, "3状態CNNを用いたYOLOv2のFPGA実現に関して," 電子情報通信学会技術研究報告 RECONF2018-18, pp. 87-92, May 2018.

37. 下田 将之, 佐藤 真平, 中原 啓貴, "イベント駆動カメラを用いた物体検出システムのFPGA実装に関して," 電子情報通信学会技術研究報告 RECONF2018-17, pp. 81-86, May 2018.

38. 宇山 拓夢, 藤井 智也, 米川 晴義, 佐藤 真平, 中原 啓貴, "Intel OpenCLを用いたディープニューラルネットワークのFPGA実現に関して," 電子情報通信学会技術研究報告 RECONF2017-52, pp. 13-18, January 2018.

39. 下田 将之, 佐藤 真平, 中原 啓貴, "全2値化畳み込みニューラルネットワークとそのFPGA実装について ～ FPT2017デザインコンテスト参加報告 ～," 電子情報通信学会技術研究報告 RECONF2017-51, pp. 7-11, January 2018. (若手奨励賞)

40. 米川 晴義, 佐藤 真平, 中原 啓貴, "重み3値入出力2値ディープニューラルネットワークの学習と組込みプロセッサ実現について," 第31回多値論理とその応用研究会, January 2018.

41. 藤井 智也, 佐藤 真平, 中原 啓貴, "FPGA向けの2値化畳み込みニューラルネットワークのニューロン刈りアルゴリズムについて," 第31回多値論理とその応用研究会, January 2018.

42. 下田 将之, 佐藤 真平, 中原 啓貴, "ディープニューロファジィの性能評価に関して," 第31回多値論理とその応用研究会, January 2018.

43. 赤木 佳乃, 佐藤 真平, 高橋 篤司, "集合対間配線における目標端子対選択法に関する一検討," 電子情報通信学会技術研究報告 VLD2017-59, pp. 235-240, November 2017. (学生ポスター賞)

44. 中原 啓貴, 米川 晴義, 藤井 智也, 下田 将之, 佐藤 真平, "FPGA向けディープラーニング開発環境GUINNESSについて," 電子情報通信学会技術研究報告 RECONF2017-26, pp. 51-56, September 2017.

45. 藤井 智也, 佐藤 真平, 中原 啓貴, "2値化畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について," 電子情報通信学会技術研究報告 RECONF2017-26, pp. 25-30, September 2017.

46. 下田 将之, 林 雅俊, 佐藤 真平, 中原 啓貴, "ディープニューロ・ファジィを用いた曖昧判定器とそのFPGA実装に関して," 第40回多値論理フォーラム, No.15, September 2017.

47. 米川 晴義, 佐藤 真平, 中原 啓貴, "3値化ディープニュラルネットワークの学習に関する検討," 第40回多値論理フォーラム, No.14, September 2017.

48. 藤井 智也, 佐藤 真平, 中原 啓貴, "2値化畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について," 第16回科学技術フォーラム  (FIT), September 2017.

49. 下田 将之, 藤井 智也, 米川 晴義, 佐藤 真平, 中原 啓貴, "完全２値化畳み込みニューラルネットワークについて," 第16回科学技術フォーラム (FIT), September 2017.

50. 安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人, "[依頼講演] BRein Memory:バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ," 電子情報通信学会技術研究報告 ICD2017-31, pp. 101-106, August 2017.

51. 下田 将之, 藤井 智也, 米川 晴義, 佐藤 真平, 中原 啓貴, "畳み込みニューラルネットワークの全2値化に関する一検討," 電子情報通信学会技術研究報告 CPSY2017-28, pp. 131-136, July 2017.

52. 右近 祐太, 佐藤 真平, 高橋 篤司, "演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価," 電子情報通信学会技術研究報告 VLD2017-26, pp. 119-124, July 2017.

53. 米川 晴義, 佐藤 真平, 中原 啓貴, 本村真人, "疎行列演算による3値化ディープニューラルネットワークの高速化," 電子情報通信学会技術研究報告 RECONF2017-2, pp. 7-11, May 2017.

54. 尾頭 篤, 佐藤 真平, 高橋 篤司, "LELEダブルパターニングにおけるFMアルゴリズムを用いた効率的なパターン局所修正手法," 電子情報通信学会技術研究報告 VLD2016-114, pp. 73-78, March 2017.

55. 杉原 舜, 佐藤 真平, 高橋 篤司, "単層プリント基板における目標等長配線を実現するための部分配線修正手法," 電子情報通信学会技術研究報告 VLD2016-113, pp. 67-72, March 2017.

56. 半田 昌平, 佐藤 真平, 高橋 篤司, "TPLのための半正定値計画緩和に基づくレイアウト分割手法のポリゴン集合クラスタリングによる高速化," 電子情報通信学会技術研究報告 VLD2016-111, pp. 55-60, March 2017.

57. 佐藤 真平, 右近 祐太, 高橋 篤司, "典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査," 電子情報通信学会技術研究報告 VLD2016-95, pp. 165-170, January 2017.

58. 藤井 智也, 佐藤 真平, 中原 啓貴, 本村真人, "畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について," 電子情報通信学会技術研究報告 RECONF2016-60, pp. 55-60, January 2017.

59. 神宮司 明良, 中原 啓貴, 佐藤 真平, "特徴空間の分割にk平均方を導入したランダムフォレストのFPGA実装," 第30回多値論理とその応用研究会, January 2017.

60. 中原 啓貴, 神宮司 明良, 藤井 智也, 佐藤 真平, 丸山 直也, "Altera SDK for OpenCLを用いた組込みメモリに基づくランダムフォレストによる分類について," 電子情報通信学会技術研究報告 RECONF2016-36, Vol. 116, No. 210, pp. 57-62, September 2016.

61. 中原 啓貴, 神宮司 明良, 佐藤 真平, 笹尾 勤, 丸山 直也, "多値決定グラフを用いたランダムフォレストに関して," 第39回多値論理フォーラム, No. 9, September 2016. (優秀論文発表賞)

62. 佐藤 真平, 佐藤 幸紀, 遠藤 敏夫, "ステンシル計算コードの性能とメモリレイアウトの関係性について," 情報処理学会研究報告 2015-HPC-155, No. 37, pp. 1-7, August 2016.

63. 中原 啓貴, 神宮司 明良, 藤井 智也, 佐藤 真平, 丸山 直也, "Altera SDK for OpenCLを用いたランダムフォレストによる分類の高速化," 電子情報通信学会技術研究報告 CPSY2016-25, Vol. 116, No. 177, CPSY2016-25, pp. 175-180, August 2016.

64. 佐藤 真平, 佐藤 幸紀, 遠藤 敏夫, "テンポラルブロッキングを適用したステンシル計算コードのSIMD化とルーフラインモデルを用いた性能解析," 情報処理学会研究報告 2015-HPC-151, No. 17, pp. 1-7, September 2015.

65. 佐藤 真平, 佐藤 幸紀, 遠藤 敏夫, "ルーフラインモデルによる性能幅推定とステンシル計算コードにおけるメモリレイアウト最適化による性能最大化," 情報処理学会研究報告 2015-ARC-216, No. 32, pp. 1-6, August 2015.

66. Thiem Van Chu, Shimpei Sato, and Kenji Kise, "Challenge for Ultrafast 10K-Node NoC emulation on FPGA," 電子情報通信学会研究報告 RECONF2014-09-18, Vol. 114, No. 223, RECONF2014-21, pp. 23-28, September 2014.

67. 佐藤 真平, 吉瀬 謙二, "ArchHDLによるハードウェア記述の実践," 情報処理学会研究報告 2014-ARC-208, No. 21, pp. 1-8, January 2014. (若手奨励賞)

68. 佐藤 真平, 吉瀬 謙二, "ハードウェアモデリング言語ArchHDLからVerilog HDLへのトランスレータの設計," 電子情報通信学会技術研究報告 CPSY2013-10-03, Vol. 113, No. 234, CPSY2013-32, pp. 1-6, October 2013.

69. 笹河 良介, 佐藤 真平, 吉瀬 謙二, "高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価," 電子情報通信学会技術研究報告 CPSY2013-10-03, Vol. 113, No. 234, CPSY2013-32, pp. 7-12, October 2013.

70. 金子 達哉, 佐藤 真平, 吉瀬 謙二, "ArchHDL で記述したハードウェアの論理シミュレーションの高速化," 情報処理学会研究報告 2013-ARC-206, No. 25, pp. 1-8, July 2013.

71. 佐藤 真平, 吉瀬 謙二, "C++をベースとする新しいハードウェア記述の検討," 情報処理学会研究報告 2013-ARC-205, No. 7, pp. 1-7, April 2013.

72. 田中 雄一郎, 笹河 良介, 佐藤 真平, 吉瀬 謙二, "世界最小ソフトプロセッサの設計と応用," 情報処理学会研究報告 2013-EMB-28, No. 26, pp. 1-6, March 2013.

73. 笹河 良介, 佐藤 真平, 吉瀬 謙二, "2次元メッシュ上のマルチキャスト通信における使用仮想チャネル数の削減," 情報処理学会研究報告 2012-ARC-199, No. 2, pp. 1-4, March 2012.

74. 高前田 伸也, 佐藤 真平, 吉瀬 謙二, "高機能ルータを利用したDMR実行メニーコアにおける効率的なタスク配置手法の検討," 情報処理学会研究報告 2012-ARC-199, No. 4, pp. 1-8, March 2012.

75. 池田 貴一, 佐藤 真平, 吉瀬 謙二, "冗長実行時のSmartCoreシステムの性能評価," 情報処理学会研究報告 2011-ARC-197/2011-HPC-132, No. 32, pp. 1-8, November 2011.

76. 佐藤 真平, 笹河 良介, 吉瀬 謙二, "Distributed Shared-Buffer NoCルータのためのパイプラインバイパス手法の改良," 情報処理学会研究報告 2011-ARC-196, No. 4, pp. 1-9, July 2011.

77. 姜 軒, 佐藤 真平, 吉瀬 謙二, "Distributed Shared-bufferルータの遅延を削減するパイプラインバイパス方式," 情報処理学会研究報告 2011-ARC-194, No. 13, pp. 1-10, March 2011.

78. 植原 昂, 佐藤 真平, 佐野 伸太郎, 吉瀬 謙二, "メニーコアプロセッサの研究・教育を支援する実用的な基盤環境M-Core," 情報処理学会研究報告 2010-ARC-188, No. 8, pp. 1-10, March 2010.

79. 佐藤 真平, 植原 昂, 三好 健文, 吉瀬 謙二, "SmartCoreシステムによるメニーコアプロセッサの信頼性向上手法," 情報処理学会研究報告 2010-ARC-187, No. 13, pp. 1-6, January 2010.

80. 佐野 伸太郎, 佐野 正浩, 佐藤 真平, 三好 健文, 吉瀬 謙二, "メニーコアプロセッサのためのネットワークトラフィックに着目したタスク配置問題の解析と考察," 電子情報通信学会技術研究報告 CPSY2009-11-20, Vol. 109, No. 296, CPSY2009-40, pp. 31-36, November 2009.

81. 若杉 祐太, 佐藤 真平, 植原 昂, 藤枝 直輝, 渡邉 伸平, 高前田 伸也, 森 洋介, 吉瀬 謙二, "極めて低コストで効率的なVDECチップ試作・検証システムの開発と応用," 情報処理学会研究報告 2009-ARC-183, No. 6, pp. 1-8, April 2009.

82. 吉瀬 謙二, 植原 昂, 佐藤 真平, "メニーコアプロセッサのディペンダビリティ向上と高性能を目指すSmartCoreシステム," 情報処理学会研究報告 2008-ARC-180, No. 101, pp. 49-52, October 2008.

83. 植原 昂, 佐藤 真平, 森谷 章, 藤枝 直輝, 高前田 伸也, 渡邉 伸平, 三好 健文, 小林 良太郎, 吉瀬 謙二, "シンプルで効率的なメニーコアアーキテクチャの開発," 情報処理学会研究報告 2008-ARC-180, No. 101, pp. 39-44, October 2008.

84. 藤枝 直輝, 佐藤 真平, 吉瀬 謙二, "二重分岐ヒントを考慮したソフトウェア分岐予測の可能性検討," 情報処理学会研究報告 2008-ARC-177, No. 19, pp. 121-126, March 2008.

85. 森谷 章, 藤枝 直輝, 佐藤 真平, 吉瀬 謙二, "多機能メニーコアにおけるデータ供給を支援するキャッシュコアの提案," 情報処理学会研究報告 2008-ARC-176, No. 1, pp. 53-58, January 2008.

86. 佐藤 真平, 藤枝 直輝, 田原 慎也, 吉瀬 謙二, "Cell BE機能レベルシミュレータの設計と実装," 情報処理学会研究報告 2007-ARC-174, No. 79, pp. 187-192, August 2007.

ポスター・全国大会など

1. 和田 邦彦，大和田 真由，佐藤 真平，高橋 篤司, "とりあえずつないでからおきかたをさがすほうほう," DAシンポジウム2020 アルゴリズムデザインコンテスト, September 2020. (グリーン賞)

2. 高橋 秀和, 佐藤 真平, 高橋 篤司, "CCASを用いた局所特徴量に基づくリソグラフィホットスポット検出器の検討," DAシンポジウム2019, August 2019. (優秀ポスター発表賞)

3. 和田 邦彦, 大和田 真由, 山本 克治, 堀本 遊, 佐藤 真平, 高橋篤司, "とりあえずおいてはんせいするほうほう," DAシンポジウム2019 アルゴリズムデザインコンテスト, August 2019.

4. Hiroki Nakahara, Akira Jinguji, Masayuki Shimoda and Shimpei Sato, "An FPGA-based Fine Tuning Accelerator for a Sparse CNN," in Proceedings of the 27th ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA '19), p. 186, February 2019.

5. 高橋 秀和, 佐藤 真平, 高橋 篤司, "人物認識のためのHOGをベースとした低次元特徴量の検討," DAシンポジウム2018, August 2018.

6. 大和田 真由, 和田 邦彦, 赤木 佳乃, 佐藤 真平, 高橋 篤司, "とりあえずつないではんせいするほうほう," DAシンポジウム2018 アルゴリズムデザインコンテスト, August 2018. (最優秀賞)

7. 高橋 秀和, 佐藤 真平, 髙橋 篤司, "人物認識のためのHOGをベースとした低次元特徴量の検討," LSIとシステムのワークショップ2018, May 2018.

8. Yusuke Kimura, Shimpei Sato, and Atsushi Takahashi, "Flexible Two-Colorable Routing for Self-Aligned Double Patterning," The 2017 Taiwan and Japan Conference on Circuits and Systems (TJCAS 2017), August 2017.

9. Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii and Shimpei Sato, "On a Binarized / Ternarized Deep Neural Network Toward FPGA Realization," The 26th International Workshop on Post-Binary ULSI Systems (ULSIWS2017), May 2017.

10. Shimpei Sato, "A Design Method for High-speed Digital Circuits with Speculative Execution," Japan-Taiwan International Engineering Forum 2017, March 2017.

11. 木村 優介, 佐藤 真平, 高橋 篤司, "Self-Aligned Double Patterningのための柔軟な2彩色配線法の提案," DAシンポジウム2016, September 2016. (優秀ポスター発表賞)

12. 佐藤 幸紀, 佐藤 真平, 遠藤 敏夫, "CPU性能チューニングを支援するアプリケーション解析ツールExanaのデモ," 萌芽的コンピュータシステム研究展示会 (CEATEC併設), October 2015.

13. 佐藤 幸紀, 佐藤 真平, "メモリ階層性能シミュレータを用いたCPU単体性能チューニング," 2015年 ハイパフォーマンスコンピューティングと計算科学シンポジウム (HPCS 2015), May 2015.

14. Shimpei Sato, Akihiko Saijo, and Yukinori Sato, "A Profiling Tool set for measuring B/F Ratios and Cache Behaviors from Actual Applications," Poster session at JST/CREST International Symposium on Post Petascale System Software (ISP2S2), December 2014.

15. Shimpei Sato, Akihiko Saijo, and Yukinori Sato, "Profiling B/F Ratios and Cache Behaviors within Loop and Call Nests in the Actual Program Execution," Poster session at 2014 ATIP Workshop on Japanese Research Toward Next-Generation Extreme Computing, November 2014. (Held in conjunction with SC)

16. Shimpei Sato, Yuki Matsubara, Akihiko Saijo, and Yukinori Sato, "An Application Profiling Toolchain for Accelerating Systems with Deeper Memory Hierarchy," JAIST Booth Exhibit at the 2014 International Conference for High Performance Computing, Networking, Storage, and Analysis (SC '14), November 2014.

17. Shimpei Sato and Kenji Kise, "Ultra-High Speed Architectural Simulation Methodology," The 16th International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA '14), March 2014.

18. Haruka Mori, Shimpei Sato, Chu Van Thiem, and Kenji Kise, "Design and Implementation of Manycore Processor for a Large FPGA," The 76th National Convention of IPSJ, March 2014.

19. 笹河 良介, 佐藤 真平, 吉瀬 謙二, "NoCにおけるロングエッジファースト (LEF)ルーティングの提案," 第75回 情報処理学会 全国大会, March 2013.

20. 笹河 良介, 佐藤 真平, 吉瀬 謙二, "SmartCore システムのデッドロック回避," 第74回 情報処理学会 全国大会, March 2012.

21. 佐藤 真平, 吉瀬 謙二, "メニーコアプロセッサの空間冗長性を利用するTMRの提案," 第73回 情報処理学会 全国大会, March 2011.

22. Shimpei Sato, Shinya Takamaeda, and Kenji Kise, "DMR mode of SmartCore system," Poster session at the 16th IEEE Pacific Rim International Symposium on Dependable Computing (PRDC '10), December 2010.

23. 高前田 伸也, 佐藤 真平, 三好 健文, 吉瀬 謙二, "メニーコアアーキテクチャのHW評価環境ScalableCore システムの活用 ～ディペンダブルプロセッサの実装～," 第8回 先進的計算基盤システムシンポジウム (SACSIS 2010), May 2010. (優秀ポスター賞)

24. 佐藤 真平, 三好 健文, 吉瀬 謙二, "メニーコアプロセッサにおけるSmartCoreシステムを用いたReactive NUCAの実装の検討," 第72回 情報処理学会 全国大会, March 2010.

25. 植原 昂, 佐藤 真平, 三好 健文, 吉瀬 謙二, "洗練されたメニーコアアーキテクチャの開発," 第72回 情報処理学会 全国大会, March 2010.

26. 佐野 伸太郎, 佐野 正浩, 佐藤 真平, 三好 健文, 吉瀬 謙二, "メニーコアプロセッサの性能向上を目指すタスク配置手法," 第72回 情報処理学会 全国大会, March 2010.

27. Shinya Takamaeda, Shimpei Watanabe, Shimpei Sato, Koh Uehara, Yuhta Wakasugi, Naoki Fujieda, Yosuke Mori, and Kenji Kise, "ScalableCore : High-Speed Prototyping System for Many-Core Processors," The 12th IEEE International Symposium on Low-Power and High-Speed Chips (COOL Chips XII), p. 161, April 2009.

28. 吉瀬 謙二, 佐藤 真平, 森谷 章, 藤枝 直輝, 若杉 祐太, 渡邉 伸平, 植原 昂, 森 洋介, 高前田 伸也, 高橋 朝英, 棟岡 朋也, 山田 裕介, 権藤 克彦, 小林 良太郎, 三好 健文, 中條 拓伯, "MieruPCプロジェクト：中身が見える計算機システムを構築する研究・教育プロジェクト," 第20回 コンピュータシステム・シンポジウム (ComSys 2008), November 2008. (最優秀ポスター賞)

29. 佐藤 真平, 森谷 章, 吉瀬 謙二, "計算機アーキテクチャ研究を加速するプロセッサシミュレータSimCellの開発とその応用," 第13回 電子情報通信学会 東京支部学生会 研究発表会, March 2008. (東京支部学生会奨励賞)

30. 佐藤 真平, 藤枝 直輝, 吉瀬 謙二, "計算機アーキテクチャ研究を加速するCell/B.E.のプロセッサシミュレータSimCellのススメ," The 4th IEEE Tokyo Young Researchers Workshop, December 2007.

31. 森谷 章, 藤枝 直輝, 佐藤 真平, 吉瀬 謙二, "マルチコア・プロセッサにおけるSimCellを用いたキャッシュコアの可能性の検討," 第19回 コンピュータシステム・シンポジウム (ComSys 2007), November 2007.

32. 佐藤 真平, 吉瀬 謙二, "多数コアを集積するCMPにおける階層型ネットワークの検討," 第69回 情報処理学会 全国大会, March 2007.

講演など

1. Atsushi Takahashi, Hidekazu Takahashi, Hiroki Ogura and Shimpei Sato, "Hotspot Detection Methods and their Evaluation in Advanced Lithography," in Proceedings of the 16th International SoC Design Conference (ISOCC '19), p. 121, October 2019. (Invited)

2. 佐藤 真平, "国際会議開催報告 Asia and South Pacific Design Automation Conference," 電子情報通信学会 基礎・境界ソサイエティ Fundamentals Review, 11巻 (2017) 4号, pp. 306-307, 2018.

3. Shimpei Sato, "A Digital Circuit Design for Approximate Computing," The 26th International Workshop on Post-Binary ULSI Systems (ULSIWS2017), May 2017. (Invited Talk)

4. SWoPP 2016 BoF-1 パネル「これからが面白いコンピュータアーキテクチャ」, コーディネータ, August 2016.

5. パネル「ARCを元気にするために論文査読で私達が出来ること」, 第183回 計算機アーキテクチャ研究会, October 2010.

6. パネリスト: 中村 宏 (東大), 五島 正裕 (東大), 佐藤 真平 (東工大)

7. コーディネーター/チェア: 佐藤 寿倫 (福岡大)

受賞

1. グリーン賞, DAシンポジウム 2020 アルゴリズムデザインコンテスト, 2020.

2. Best Paper Award, The 22nd Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI), 2019.

3. Best-paper Award Runner-up, IEEE 13th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC), 2019.

4. 最優秀賞, DAシンポジウム 2018 アルゴリズムデザインコンテスト, 2018.

5. 若手奨励賞, 情報処理学会 計算機アーキテクチャ研究会 第200回研究会, 2014.

6. Performance Track Award, the 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC), 2012.

7. 優秀ポスター賞, 情報処理学会 第8回 先進的計算基盤システムシンポジウム (SACSIS 2010), 2010.

8. IPSJ Digital Courier船井若手奨励賞, 2010.

9. 最優秀ポスター賞, 情報処理学会 第20回 コンピュータシステム・シンポジウム (ComSys 2008), 2008.

10. 東京支部学生会奨励賞, 電子情報通信学会 東京支部学生会 研究発表会, 2008.

学位論文

1. 新しいRTLモデリングによるメニーコアプロセッサの設計, 博士論文, 東京工業大学 大学院情報理工学研究科, September 2014. (情報処理学会 2014年度研究会推薦博士論文, システム・アーキテクチャ研究会)

2. メニーコアプロセッサにおけるオンチップ高機能ルータに関する研究, 修士論文, 東京工業大学 大学院情報理工学研究科, March 2009.

3. 多数のコアを集積するCMPにおける階層型ネットワークに関する研究, 学士論文, 東京工業大学 工学部, March 2007.